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[发明专利]闪存器件的形成方法-CN201911204016.3有效
发明人：田伟思;邹荣;张金霜;王奇伟;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2019-11-29 - 公布日： 2023-10-24 - 主分类号： H10B41/30 文献下载
摘要：本发明提供一种闪存器件的形成方法，在本发明提供的闪存器件的形成方法中，通过形成覆盖所述闪存区的所述半导体衬底的保护层，从而避免在后续去除所述逻辑区的所述介质层时，对所述闪存区的所述介质层造成损伤。进一步的，由于所述半导体衬底覆盖有所述介质层，在后续去除所述保护层和剩余的所述介质层的过程中，能够避免对所述半导体衬底造成损伤。
闪存器件形成方法

[发明专利]一种改善金属浮栅存储器读取性能的方法-CN202310538539.1在审
发明人：陈彩云;顾珍;张磊;陈昊瑜 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-05-12 - 公布日： 2023-10-03 - 主分类号： H10B41/30 文献下载
摘要：本发明提供一种改善金属浮栅存储器读取性能的方法，半导体结构包括多个凹槽，凹槽之间填充有覆盖多晶硅结构的氧化物；依次沉积隧穿氧化层、ALD TiN层和第一ALD氧化层；光刻定义出存储区；去除非存储区上的第一ALD氧化层、ALD TiN层和隧穿氧化层；沉积第二ALD氧化层；去除存储区氧化物上表面及存储区的凹槽底部的第二ALD氧化层、第一ALD氧化层、ALD TiN层和隧穿氧化层；并去除非存储区的氧化物上表面及凹槽底部的第二ALD氧化层；对半导体结构进行高温热处理，并进行第一次离子注入；对半导体结构的表面进行预处理，以改善半导体结构中异质结的界面状态；在半导体结构表面沉积TiN阻挡层；在存储区和非存储区的凹槽内填充钨。
一种改善金属存储器读取性能方法

[发明专利]高压器件及其制造方法-CN202310789814.7在审
发明人：田志;邵华;陈昊瑜 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-06-29 - 公布日： 2023-09-29 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种高压器件及其制造方法，通过在漏极区设置第一隔离结构和第二隔离结构，在器件导通时，漏极区的电流沿着第一隔离结构和第二隔离结构的底部流动，可以使漏极区的电流的横向路径得到扩展，并且由于第二隔离结构的底表面高于第一隔离结构的底表面，使得第二隔离结构的底表面与第一隔离结构的底表面之间呈台阶状，可以减少隔离结构的底部的角度对漏极的电流的影响，并且可以增加电流的密度，从而改善器件的可靠性。
高压器件及其制造方法

[发明专利]一种改善超薄金属浮栅连续性的方法-CN202310288241.X在审
发明人：陈彩云;顾珍;张磊;陈超;陈昊瑜 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-03-22 - 公布日： 2023-09-22 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种改善超薄金属浮栅连续性的方法，半导体结构包括多个凹槽，沉积隧穿氧化层覆盖凹槽表面；在隧穿氧化层上依次淀积第一ALD SiN层、浮栅TiN层、第一ALD氧化层；光刻定义出存储区；去除非存储区上的第一ALD氧化层和浮栅TiN层；去除存储区上的第一ALD氧化层及存储区的凹槽侧壁以外的浮栅TiN层；在半导体结构上依次沉积第二ALD SiN层、第二ALD氧化层、氮化硅层；去除半导体结构上表面及沟槽底部的氮化硅层、第二ALD氧化层、第二ALD SiN层、第一ALD SiN层及隧穿氧化层，将沟槽的底部及半导体结构表面露出。本发明的方法从工艺集成的角度，便于实现和现有工艺的兼容，而且易于在工艺上实现。
一种改善超薄金属连续性方法

[发明专利]浮栅型闪存的制作方法-CN201911334533.2有效
发明人：秦佑华;陈昊瑜;王奇伟;顾珍 -专利权人：上海华力微电子有限公司
申请日： 2019-12-23 - 公布日： 2023-09-22 - 主分类号： H10B41/30 文献下载
摘要：本发明提供的浮栅型闪存的制作方法，包括提供半导体基底，半导体基底包括由控制栅线分隔的源极形成区和漏极形成区，对漏极形成区的半导体基底进行浅掺杂离子注入，再进行源极自对准刻蚀，去除位于相邻的控制栅线之间的场氧隔离中的场氧，并对半导体基底进行热氧化处理。由于浅掺杂注入的离子在热氧化处理过程中运动加剧，离子在漏极形成区中的分布的均匀性得到改善，可以使所述浮栅型闪存漏极的电流分布更均匀，从而使不同位线的电流分布收敛，阈值电压的分布也会收敛，在对浮栅型闪存进行编写时，阈值电压不容易受到干扰，从而改善浮栅型闪存编写的抗干扰能力。
浮栅型闪存制作方法

[发明专利]一种提高体约束鳍型结构闪存单元耦合率的器件结构-CN202010213145.5有效
发明人：田志;李娟娟;邵华;陈昊瑜 -专利权人：上海华力集成电路制造有限公司
申请日： 2020-03-24 - 公布日： 2023-09-19 - 主分类号： H10B41/30 文献下载
摘要：本发明提供一种提高体约束鳍型结构闪存单元耦合率的器件结构，凸出于有源区表面平行分布的多个鳍结构；鳍结构的左右两个侧壁及顶部覆盖有浮栅，覆盖部位为沿鳍结构长度方向的一部分；覆盖部分为分散结构；分散结构由自下而上多个等间隔分布的叠层组成；并且相邻两个鳍结构之间各自的侧壁共用一个分散结构。本发明的鳍型结构可以增加相邻浮栅极之间的距离，降低之间的耦合电容，降低相互单元之间的互扰，增加耦合率。有利于增加漏极电压，提高编程速度；有利于进一步降低栅极电压。结合约束鳍型结构的高编程效率可以为后续的闪存单元继续缩减提供更多的优化选择。
一种提高约束结构闪存单元耦合器件

[发明专利]一次性可编程器件的制造方法及一次性可编程器件-CN202010164411.X有效
发明人：田志;李娟娟;邵华;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2020-03-10 - 公布日： 2023-09-15 - 主分类号： H10B20/25 文献下载
摘要：本发明提供了一次性可编程器件的制造方法及一次性可编程器件，包括：有源区、位于有源区一侧的浅沟槽隔离结构、位于有源区上的第一氧化硅层、位于浅沟槽隔离结构和第一氧化硅层上的栅极结构、位于栅极结构两侧的侧墙、依次位于栅极结构上的难熔硅化物层和第二氮化硅层，以及连接难熔硅化物层的接触孔，浅沟槽隔离结构表面高于所述第一氧化硅表面。阴极端放置在浅沟槽隔离结构区域，阳极端放置在有源区，由于浅沟槽隔离结构区域和有源区形成了台阶，难熔硅化物层也形成台阶，在台阶处难熔硅化物的晶粒尺寸与平面处存在差异，有利于阴极端金属离子的迁移，迁移后的金属离子不易重新返回阴极端，提高了可靠性。
一次性可编程器件制造方法

[发明专利]闪存的制造方法及闪存-CN201911261707.7有效
发明人：王成诚;王奇伟;邹荣;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2019-12-10 - 公布日： 2023-09-01 - 主分类号： H01L21/768 文献下载
摘要：本发明提供了一种闪存的制造方法及闪存，闪存的制造方法包括：提供衬底；在所述衬底上形成隔离层；使用光刻胶作为掩膜，对所述隔离层进行离子注入，形成源线；在所述隔离层上形成遂穿氧化层；在所述遂穿氧化层上沉积多晶硅层，刻蚀形成浮栅，浮栅形成位线，所述位线和所述源线平行；在所述浮栅上形成多晶硅层，刻蚀形成控制栅，所述控制栅在一条直线上；在所述控制栅上形成自对准区域；在所述位线上形成第一接触孔和在所述源线上形成第二接触孔。在本发明提供的闪存的制造方法及闪存中，形成的控制栅在一条直线上，可以缩小闪存的尺寸。
闪存制造方法

[发明专利]闪存器件的制备方法-CN202310423647.4在审
发明人：王奇伟;舒宇飞;姚邵康;田志;陈昊瑜 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-04-19 - 公布日： 2023-08-29 - 主分类号： H10B41/30 文献下载
摘要：本发明提供一种闪存器件的制备方法，所述方法包括：步骤1)提供一半导体结构，所述半导体结构分为存储区及逻辑区，所述存储区包括源区区域和漏区区域，且所述半导体结构包括形成有场氧的衬底及形成于所述衬底表面的栅极结构，其中，所述栅极结构包括栅氧化层、浮栅多晶硅层、栅间介质层及控制栅多晶硅层；步骤2)通过第一自对准刻蚀工艺回刻位于所述源区区域的所述栅极结构；步骤3)对通过步骤2)形成的结构进行自对准离子注入；步骤4)通过第二自对准刻蚀工艺回刻位于所述漏区区域的所述栅极结构。通过本发明解决以现有的方法制备闪存器件时易产生光刻胶残留问题。
闪存器件制备方法

[发明专利]一种形成硅光光栅耦合窗口的方法-CN202310620820.X在审
发明人：郭凯;贺可强;张磊;陈昊瑜 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-05-30 - 公布日： 2023-08-22 - 主分类号： H01L31/0232 文献下载
摘要：本发明提供一种形成硅光光栅耦合窗口的方法，提供半导体结构，包括：SiO2层、形成于SiO2层中的铜互连结构、形成于铜互连结构上的铝结构；在半导体结构上表面形成保护层，保护层将所述铝结构的上表面覆盖；在保护层上沉积一层硬掩膜阻挡层；依次刻蚀硬掩膜阻挡层、保护层以及SiO2层，形成光耦合窗口；去除剩余的硬掩膜阻挡层；刻蚀去除铝结构上的保护层，将铝结构上表面暴露。本发明的方法增加SiO2作为保护层以及多晶硅作为硬掩膜阻挡层，在后续硬掩膜阻挡层去除时保护铝结构不受损伤，同时得到深度大于10um的垂直耦合光窗口和端面耦合光窗口。
一种形成光栅耦合窗口方法

[发明专利]半导体结构、晶体管、可变电容及元器件-CN201911252048.0有效
发明人：田志;李娟娟;邵华;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2019-12-09 - 公布日： 2023-08-18 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种半导体结构，包括：衬底以及位于衬底上的栅极结构，所述衬底包括势阱，势阱中形成有第一通道、第二通道、第三通道和第四通道，所述第一通道和所述第二通道连通，第一通道和第二通道注入相同的离子，第三通道和第四通道注入相同的离子。本发明还提供了一种晶体管和一种可变电容，均包括如上述所述的半导体结构。本发明还提供了一种元器件，包括晶体管以及位于所述晶体管旁边的可变电容，晶体管和可变电容的势阱相同。在本发明提供的半导体结构、晶体管、可变电容及元器件中，晶体管和可变电容的势阱为同一类型的势阱，由于是同一类型的势阱，无需考量类似N型势阱和P型势阱之间的最小隔离需求，可以有效缩减版图面积。
半导体结构晶体管可变电容元器件

[发明专利]一种堆叠电容、闪存器件及其制造方法-CN202010224926.4有效
发明人：田志;李娟娟;邵华;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2020-03-26 - 公布日： 2023-08-15 - 主分类号： H10B41/10 文献下载
摘要：本发明提供了一种堆叠电容、闪存器件及其制造方法。本发明所提供的闪存器件中的堆叠电容具有存储晶体管的结构，至少包括衬底以及沿衬底高度方向由低到高依次堆叠在衬底上的隧穿氧化层、浮栅极层、层间介质层和控制栅极层，其中，形成堆叠电容的层间介质层包括沿衬底高度方向由低到高依次堆叠的第一氧化层和氮化物层；堆叠电容还包括引出控制栅极层的第一接触和引出浮栅极层的第二接触，以使浮栅极层和控制栅极层在外加电压下构成堆叠电容的一对极板。本发明还提供了上述结构的制造方法。本发明所提供的堆叠电容的单元面积电容值被有效提高，在保证性能稳定性的情况下缩减了器件尺寸。本发明所提供的制造方法与现有工艺兼容，不增加制造成本。
一种堆叠电容闪存器件及其制造方法

[发明专利]晶圆键合工艺中预防空洞缺陷的方法及其装置-CN202010895022.4有效
发明人：熊凌昊;姬峰;陈昊瑜;王奇伟;彭翔 -专利权人：上海华力集成电路制造有限公司
申请日： 2020-08-31 - 公布日： 2023-08-11 - 主分类号： H01L21/762 文献下载
摘要：本发明涉及一种晶圆键合工艺中预防空洞缺陷的方法及其装置，通过多次氧化物沉积、多次研磨，彻底消除突起特别是电性测试扎针产生的薄膜突起，达到消除晶圆键合空洞缺陷隐患的目的，提高产品质量及合格成品效率。
晶圆键合工艺预防空洞缺陷方法及其装置

[发明专利]针对光刻中光罩热效应的修正方法-CN202310442773.4在审
发明人：陈超;顾珍;张磊;陈昊瑜 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-04-23 - 公布日： 2023-08-04 - 主分类号： G03F1/38 文献下载
摘要：本申请提供一种针对光刻中光罩热效应的修正方法，包括：步骤S1，通过测量掩膜版光罩在光刻测试作业中的温度变化和套准偏差，预先建立该掩膜版光罩的套准偏差修正模型；步骤S2，实时测量掩膜版光罩单个或多个位置的温度，代入步骤S1中建立的套准偏差修正模型，计算出套准偏差的补偿值；步骤S3，根据步骤S2中得到的套准偏差的补偿值，在量产连续作业的每次作业开始前进行套准偏差的补偿；步骤S4，重复实施步骤S2和步骤S3，直至量产连续作业的所有作业完成。根据本申请，可以在一次量产连续作业中为每一次的作业给出精准的套准偏差修正，增加了受光罩热效应影响的一次量产连续作业的作业次数，从而提高作业效率和质量。
针对光刻中光罩热效应修正方法

[发明专利]一种改善SONOS存储器GIDL漏电的方法-CN202310539336.4在审
发明人：钱猛;钱亚峰;熊凌昊;张磊;陈昊瑜 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-05-12 - 公布日： 2023-07-28 - 主分类号： H10B43/40 文献下载
摘要：本发明提供一种改善SONOS存储器GIDL漏电的方法，提供半导体结构，半导体结构包括：基底上的区域包括SONOS器件区域和Core器件区域；位于基底上的栅氧层；SONOS器件区域和Core器件区域的栅氧层上分别形成有栅极结构；半导体结构上形成有覆盖所述栅极结构的氧化层，同时氧化层覆盖于栅极结构之外的栅氧层上；在氧化层上沉积SiN层；定义SONOS器件区域的LDD注入区，按LDD注入区将SONOS器件区域上除栅极结构侧壁之外的SiN层去除，依附于SONOS器件区域的栅极结构侧壁的SiN层形成为侧墙；沿侧墙在SONOS器件区域的LDD注入区进行离子注入；去除侧墙，之后去除Core器件区域的SiN层。在SONOS器件区域形成SIN侧墙，减少SONOS LDD注入区与其栅极结构的下方的栅氧层的交叠区域，达到减少GIDL漏电的目的。
一种改善 sonos 存储器 gidl 漏电方法

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