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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体器件-CN202310219838.9在审
发明人：朴桐湜;申树浩;白哲昊 -专利权人：三星电子株式会社
申请日： 2023-03-08 - 公布日： 2023-10-17 - 主分类号： H01L27/105 文献下载
摘要：公开了半导体器件。所述半导体器件可包括：基底，包括单元阵列区域；数据存储结构，设置在基底的单元阵列区域上，数据存储结构包括底部电极、在底部电极上的顶部电极、以及在底部电极与顶部电极之间的介电层；阻挡层，设置在顶部电极的顶表面上；下部层间绝缘层，设置在阻挡层上；以及下部接触件，穿透下部层间绝缘层并电连接到顶部电极。下部接触件的侧表面的至少一部分接触阻挡层。
半导体器件

[发明专利]半导体存储器件-CN202211493126.8在审
发明人：朴建熹;申树浩;张贤禹;朴桐湜;李佳垠 -专利权人：三星电子株式会社
申请日： 2022-11-25 - 公布日： 2023-06-13 - 主分类号： H10B12/00 文献下载
摘要：一种半导体存储器件，包括：定位焊盘，位于衬底上；下电极，位于所述定位焊盘上并连接到所述定位焊盘；电介质层，位于所述下电极上并沿着所述下电极的轮廓延伸；上电极，位于所述电介质层上；以及上板电极，位于所述上电极上，所述上板电极包括掺杂有硼的第一子板电极和第二子板电极，所述第一子板电极中的所述硼的第一浓度大于所述第二子板电极中的所述硼的第二浓度。
半导体存储器件

[发明专利]半导体存储器装置及其制造方法-CN202211232922.6在审
发明人：张贤禹;金东完;朴建熹;朴桐湜;申树浩;张志熏 -专利权人：三星电子株式会社
申请日： 2022-10-10 - 公布日： 2023-05-09 - 主分类号： H10B12/00 文献下载
摘要：公开了半导体存储器装置及其制造方法。半导体存储器装置包括：半导体基底，包括单元阵列区域和外围区域；多个底部电极，在单元阵列区域上位于半导体基底上；介电层，共形地覆盖底部电极的侧壁和顶表面；以及顶部电极，位于介电层上并且位于底部电极之间。顶部电极包括顺序地堆叠的第一金属层、硅锗层、第二金属层和硅层。硅锗层中的硼的量大于硅层中的硼的量。
半导体存储器装置及其制造方法

[发明专利]具有掩埋接触和围栏的半导体存储器件-CN202111641856.3在审
发明人：张贤禹;申树浩;朴桐湜;李钟旼;张志熏 -专利权人：三星电子株式会社
申请日： 2021-12-29 - 公布日： 2022-08-26 - 主分类号： H01L23/538 文献下载
摘要：本公开提供了具有改善的元件性能和可靠性的半导体存储器件。所述半导体存储器件包括：衬底；栅电极，所述栅电极在所述衬底中沿第一方向延伸；多个掩埋接触，所述多个掩埋接触位于所述衬底上；以及围栏，所述围栏位于相邻的掩埋接触之间的沟槽中。所述围栏位于所述栅电极上。所述围栏包括间隔物膜和填充膜，所述间隔物膜位于所述沟槽的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述间隔物膜上。相对于所述衬底，所述间隔物膜的上表面低于所述填充膜的上表面。
具有掩埋接触围栏半导体存储器件

[发明专利]半导体存储器装置-CN202111215342.1在审
发明人：张贤禹;申树浩 -专利权人：三星电子株式会社
申请日： 2021-10-19 - 公布日： 2022-06-14 - 主分类号： G11C11/401 文献下载
摘要：公开了一种半导体存储器装置。所述半导体存储器装置包括：基底，包括单元区域和限定在单元区域周围的外围区域，单元区域包括由元件分离膜限定的有源区；存储垫，连接到单元区域的有源区；外围栅极结构，设置在外围区域的基底上；外围接触插塞，设置在外围栅极结构的两侧上并且连接到基底；第一层间绝缘膜，设置在存储垫和外围接触插塞上，并且包括基于氮化物的绝缘材料；以及信息存储单元，连接到存储垫，其中，位于存储垫的上表面上的第一层间绝缘膜的厚度小于位于外围接触插塞的上表面上的第一层间绝缘膜的厚度。
半导体存储器装置

[发明专利]半导体存储器装置及其制造方法-CN202110836595.4在审
发明人：崔民洙;李明东;张贤禹;金根楠;申树浩;黄有商 -专利权人：三星电子株式会社
申请日： 2021-07-23 - 公布日： 2022-01-25 - 主分类号： H01L27/108 文献下载
摘要：公开了一种半导体存储器装置及其制造方法。该装置包括：衬底，其包括具有掺杂区的有源图案；栅电极，其与掺杂区之间的有源图案交叉；位线，其与有源图案交叉并且电连接到掺杂区中的一个；间隔件，其在位线的侧表面上；第一接触件，其耦接到掺杂区中的另一个并且与位线间隔开，间隔件插入在第一接触件和位线之间；着陆焊盘，其在第一接触件上；以及数据存储元件，其在着陆焊盘上。掺杂区中的所述另一个具有顶表面、上侧表面、以及从顶表面延伸至上侧表面的弯曲的顶表面。第一接触件与弯曲的顶表面和上侧表面接触。
半导体存储器装置及其制造方法

[发明专利]具有对准键的半导体装置及其制造方法-CN201710858966.2有效
发明人： 申树浩;李周益;李俊镐;李基硕;金光敏;文一荣;朴济民;徐范锡;尹灿植;李昊仁 -专利权人：三星电子株式会社
申请日： 2017-09-21 - 公布日： 2021-11-23 - 主分类号： H01L23/544 文献下载
摘要：提供一种具有对准键的半导体装置及其制造方法。对准键在基底上，该对准键包括：第一子对准键图案，具有顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分；以及下导电图案，在对准键沟槽中。对准键沟槽包括：上沟槽，设置在覆盖介电图案中且具有第一宽度；以及下沟槽，从上沟槽向下延伸且具有比第一宽度小的第二宽度。下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。
具有对准半导体装置及其制造方法

[发明专利]半导体器件-CN202010315686.9在审
发明人：崔慜贞;申树浩;李瑌真;韩正勋 -专利权人：三星电子株式会社
申请日： 2020-04-21 - 公布日： 2021-02-09 - 主分类号： H01L23/31 文献下载
摘要：公开了一种半导体器件。所述半导体器件包括：层间绝缘层，设置在基底上；多个中部互连件，设置在层间绝缘层中；垫，设置在层间绝缘层上；上部互连件，设置在层间绝缘层上；保护绝缘层，覆盖垫的边缘、上部互连件以及垫与上部互连件之间的水平的间隙，保护绝缘层在垫上具有开口；以及凸块，设置在垫上，凸块在保护绝缘层上延伸并且从自顶向下的视图来看与上部互连件叠置。所述多个中部互连件中的在竖直方向上最靠近垫的中部互连件之中的至少一个中部互连件具有第一竖直厚度，垫具有为第一竖直厚度的两倍至100倍的第二竖直厚度，垫与上部互连件之间的所述间隙的长度为1μm或更大，并且保护绝缘层的上表面是平坦的。
半导体器件

[发明专利]具有垂直沟道的半导体器件及其制造方法-CN200610105585.9有效
发明人：金龙成;郑泰荣;申树浩 -专利权人：三星电子株式会社
申请日： 2006-07-17 - 公布日： 2007-01-17 - 主分类号： H01L21/8238 文献下载
摘要：一种半导体器件的制造方法，可以防止由交叉有源区的主轴中的元件隔离层的栅电极引起的漏电流，还具有垂直沟道，以提供足够的重叠余量，以及使用上述方法制造的半导体器件。该器件包括在元件隔离层上形成的栅电极，元件隔离层布置在有源区之间，以及具有高于有源区顶表面的顶表面。由于栅电极形成在元件隔离层上，半导体衬底中的漏电流被防止。此外，使用条纹形状的掩模图形形成栅电极，由此与接触形状或条形图形相比获得足够的重叠余量。
具有垂直沟道半导体器件及其制造方法

[发明专利]自对准内栅凹陷沟道晶体管及其制造方法-CN200410010450.5无效
发明人：金志永;赵昶贤;申树浩;郑泰永 -专利权人：三星电子株式会社
申请日： 2004-07-22 - 公布日： 2005-08-03 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种半导体衬底中的自对准内栅凹陷沟道，包括：形成在衬底有源区中的凹槽；形成在凹槽底部上的栅极电介质层；形成在凹槽侧壁上的凹槽内侧壁隔离壁；形成在凹槽内的栅极使得栅极的上部伸出衬底的上表面之上，其中凹槽内侧壁隔离壁的厚度使栅极的中间部分的宽度小于栅极突出的上部和下部；形成在栅极层上的栅极掩模；形成在栅极的突出的上部和栅极掩模上的栅极侧壁隔离壁；以及在与栅极侧壁隔离壁相邻的衬底有源区中形成的源极/漏极区。
对准凹陷沟道晶体管及其制造方法

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