[发明专利]半导体器件及其制造方法

说明书

本发明提供了一种半导体器件及其制造方法，该半导体器件包括：基板，包括二维布置的有源部分；器件隔离图案，沿有源部分的侧壁延伸，每个器件隔离图案包括第一和第二器件隔离图案；跨过有源部分和器件隔离图案延伸的栅图案，每个栅图案包括栅绝缘层、栅线和栅覆盖图案；以及分别在有源部分上的欧姆图案。第一器件隔离图案的顶表面可以低于第二器件隔离图案的顶表面，栅绝缘层的顶表面可以低于栅覆盖图案的顶表面，欧姆图案可以包括在第一绝缘层上的延伸部。

技术领域

示例实施方式涉及半导体器件和/或其制造方法，更具体地，示例实施方式涉及具有欧姆图案的半导体器件和/或其制造方法。

背景技术

为了满足对轻重量、小尺寸、高速、多功能、高性能、高可靠性及低成本的电子器件的日益增加的需求，需要半导体存储器件具有高集成度和良好的可靠性。

半导体器件的集成密度的增加可以通过减小构成半导体器件的组件的线宽而实现。然而，线宽的减小会导致金属图案与半导体图案之间的接触电阻的增加。接触电阻可以通过在金属图案与半导体图案之间形成欧姆图案而减小。

发明内容

示例实施方式涉及半导体器件和/或其制造方法，更具体地，示例实施方式涉及具有欧姆图案的半导体器件和/或其制造方法。

示例实施方式提供一种配置为减小金属图案与半导体图案之间的接触电阻的半导体器件。

其他示例实施方式提供配置为防止相邻的欧姆图案之间发生电短路的半导体器件。

其他示例实施方式提供配置为减小金属图案与半导体图案之间的接触电阻的半导体器件的制造方法。

其他示例实施方式提供配置为防止相邻的欧姆图案之间发生电短路的半导体器件的制造方法。

根据示例实施方式，半导体器件包括：基板，包括通过多个第一沟槽和多个第二沟槽限定的多个有源部分；多个器件隔离图案，在多个第一沟槽中并沿多个有源部分的侧壁延伸；多个栅图案，在多个第二沟槽中并跨过多个有源部分和多个器件隔离图案延伸；多个欧姆图案，分别在多个二维布置的有源部分上；以及多个金属图案，耦接到多个欧姆图案。当在平行于多个第一沟槽和第二沟槽的方向测量时，多个欧姆图案的每个具有宽度大于其下多个有源部分中的相应一个有源部分的宽度的部分。

在示例实施方式中，多个器件隔离图案的每个可以包括连续地堆叠在多个第一沟槽中的相应一个第一沟槽的内表面上的第一器件隔离图案和第二器件隔离图案，第一器件隔离图案具有低于第二器件隔离图案的顶表面的顶表面，由此暴露第二器件隔离图案的上部侧表面。

在示例实施方式中，多个欧姆图案可以与第一器件隔离图案的顶表面或第二器件隔离图案的暴露的上部侧表面中的至少之一接触。

在示例实施方式中，多个栅图案的每个可以包括：栅绝缘层，覆盖多个第二沟槽中的相应一个第二沟槽的内表面；栅线，填充第二沟槽中的相应一个第二沟槽的被栅绝缘层覆盖的下部区；和栅覆盖图案，填充第二沟槽中的相应一个第二沟槽的被栅绝缘层覆盖的上部区。栅绝缘层具有低于栅覆盖图案的顶表面的顶表面，由此暴露栅覆盖图案的上部侧表面。

在示例实施方式中，栅绝缘层可以形成在基板和栅线的面对表面之间的局部区域（localized region）内，且栅线可以接触多个器件隔离图案。

在示例实施方式中，多个欧姆图案可以与栅绝缘层的顶表面或栅覆盖图案的暴露的上部侧表面中的至少之一接触。

在示例实施方式中，多个欧姆图案的底表面可以低于栅绝缘层的顶表面。