[发明专利]低阈值电压金属氧化物半导体

说明书

技术领域

本公开大体上涉及金属氧化物半导体场效应晶体管（MOSFET）。更具体地，涉及一种低阈值电压分栅高性能横向扩散的金属氧化物半导体（LDMOS）。

背景技术

硅半导体工艺具有用于制造集成电路的高级复杂的操作。随着制造处理技术的不断进步，集成电路的核心和IO工作电压已被减小。然而，辅助装置的工作电压仍没有变化。辅助装置包括用于与集成电路结合的装置。例如，辅助装置可为任何与集成电路耦接的装置，如打印机、扫描仪、磁盘驱动器、磁带驱动器、麦克风、扬声器，或是照相机。

集成电路可包括：互相连接的有源和无源元件的阵列，举例而言，通过连续的一系列兼容处理集成或沉积在衬底上的晶体管、电阻器、电容器、导体。辅助装置可以在比包含在集成电路中的晶体管的击穿电压高的电压下工作。随着施加在晶体管上的工作电压的增加，该晶体管会最终被击穿而导致无法控制的电流的增加。击穿电压是该无法控制的电流的增加发生时的电压电平。击穿的示例可包括例如穿通、雪崩击穿、以及栅氧击穿。长时间工作在击穿电压以上减少晶体管的寿命。

发明内容

根据本公开的一个实施方式，提供一种半导体器件，包括：源区，被布置于半导体衬底；漏区，被布置于半导体衬底；栅区，被布置到半导体衬底上，并且位于源区和漏区之间；栅氧区，被布置在半导体衬底上并与栅区接触；以及阱区，被植入到半导体衬底上并位于栅区和栅氧区的下面，其中，栅氧区具有与阱区接触的下外沿部分。

根据本公开实施方式的一个方面，阱区包括第一阱和第二阱，第一阱和第二阱被植入不同材料。

根据本公开实施方式的一个方面，栅氧区在第一阱与第二阱之间具有在衬底区之上的低内部部分。

根据本公开实施方式的一个方面，源区、漏区、以及栅区被植入n型材料。

根据本公开实施方式的一个方面，源区、漏区、以及栅区被植入p型材料。

根据本公开实施方式的一个方面，栅氧区包括具有第一厚度的第一部分和具有第二厚度的第二部分，第一厚度基本上大于第二厚度。

根据本公开实施方式的一个方面，阱区包括具有第一长度的第一阱，第一阱与第一部分接触。

根据本公开实施方式的一个方面，阱区还包括第二阱，第二阱具有比第一长度更短的第二长度。

根据本公开的另一种实施方式，提供一种半导体器件，包括：源区，被布置于半导体衬底；漏区，被布置于半导体衬底；栅区，被布置到半导体衬底上，并且位于源区与漏区之间；栅氧区，被布置到半导体衬底上与栅区接触；第一阱，被植入到半导体衬底上并与栅氧区接触，第一阱具有第一高度，以及第二阱，被植入到位于浅槽隔离（STI）区下面的半导体衬底上，第二阱具有第二高度，其中，第一高度比第二高度更大。

根据本公开实施方式的一个方面，第二阱基本上在浅槽隔离区以下。

根据本公开实施方式的一个方面，第一阱和第二阱之间有衬底区，衬底区在栅氧区和包植入层以下延伸，该包植入层与浅槽隔离区接触。

根据本公开实施方式的一个方面，所述半导体器件还包括：第三阱，与第一阱接触。

根据本公开实施方式的一个方面，衬底具有比第二高度更大的深度。

根据本公开实施方式的一个方面，衬底区具有与第一高度基本上相等的深度。

根据本公开实施方式的一个方面，第一阱具有第一长度，第二阱具有第二长度，并且其中，第一长度大于第二长度。

根据本公开实施方式的一个方面，第三阱具有第三长度，并且其中，第三长度大于第二长度。

根据本公开的又一实施方式，提供了一种半导体器件，包括：源区，被布置于半导体衬底；漏区，被布置于半导体衬底；栅区，被布置到半导体衬底上，并且位于源区与漏区之间；栅氧区，被布置在半导体衬底上，与栅区接触；第一阱，被植入到半导体衬底上并与栅氧区接触，第一阱具有第一长度；第二阱，被植入到位于第一浅槽隔离（STI）区下面的半导体衬底上，第二阱具有第二长度；以及第三阱，被植入到位于第二浅槽隔离区下面的半导体衬底上，第三阱具有第三长度，其中，衬底区形成于第一阱和第二阱之间。

根据本公开实施方式的一个方面，半导体器件还包括位于第一阱、第二阱、和第三阱下面的深阱。

根据本公开实施方式的一个方面，第一阱被植入p型材料，第二阱、第三阱以及深阱被植入n型材料。

根据本公开实施方式的一个方面，第一阱被植入n型材料，第二阱、第三阱以及深阱被植入p型材料。

附图说明