[发明专利]半导体器件及其制造方法有效
| 申请号： | 201210342487.2 | 申请日： | 2012-09-14 |
| 公开（公告）号： | CN103000681A | 公开（公告）日： | 2013-03-27 |
| 发明（设计）人： | 井上隆;中山达峰;冈本康宏;宫本广信 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | H01L29/772 | 分类号： | H01L29/772;H01L29/06;H01L21/335 |
| 代理公司： | 中原信达知识产权代理有限责任公司 11219 | 代理人： | 李兰;孙志湧 |
| 地址： | 日本神*** | 国省代码： | 日本;JP |
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| 摘要： | |||
| 搜索关键词： | 半导体器件 及其 制造 方法 | ||
1.一种半导体器件，包括：
缓冲层，所述缓冲层由氮化物半导体制成；
沟道层，所述沟道层形成在所述缓冲层之上并由形成在所述缓冲层之上的氮化物半导体制成；
势垒层，所述势垒层形成在所述沟道层之上并由氮化物半导体制成；
帽层，所述帽层形成在所述势垒层之上并由氮化物半导体制成；
栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；并且
栅电极，所述栅电极形成在所述栅极绝缘膜之上；
其中在所述帽层和所述势垒层之间的界面处以及所述沟道层和所述缓冲层之间的界面处产生压缩应变；
其中在所述势垒层和所述沟道层之间的界面处产生拉伸应变；
其中所述沟道层具有第一层、第二层和第三层的堆叠层结构；并且
其中所述第二层具有比所述第一层和所述第三层的电子亲和势高的电子亲和势。
2.一种半导体器件，包括：
缓冲层，所述缓冲层由氮化物半导体制成；
沟道层，所述沟道层形成在所述缓冲层之上并由氮化物半导体制成；
势垒层，所述势垒层形成在所述沟道层之上并由氮化物半导体制成；
帽层，所述帽层形成在所述势垒层之上并由氮化物半导体制成；
栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；以及
栅电极，所述栅电极形成在所述栅极绝缘膜之上；
其中所述帽层、所述势垒层、所述沟道层以及所述缓冲层被极化；
其中在所述帽层和所述势垒层之间的界面处以及所述沟道层和所述缓冲层之间的界面处，负电荷高于正电荷；
其中在所述势垒层和所述沟道层之间的界面处，正电荷高于负电荷；
其中所述沟道层具有第一层、第二层和第三层的堆叠层结构；并且
其中所述第二层具有比所述第一层和所述第三层的电子亲和势高的电子亲和势。
3.一种半导体器件，包括：
缓冲层，所述缓冲层由AlxGa1-xN制成；
沟道层，所述沟道层形成在所述缓冲层之上并具有依次堆叠GaN层、InyGa1-yN层和GaN层的堆叠层结构；
势垒层，所述势垒层形成在所述沟道层之上并由AlzGa1-zN制成；
帽层，所述帽层形成在所述势垒层之上并由GaN制成；
栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；以及
栅电极，所述栅电极形成在所述栅极绝缘膜之上；
其中x<z且x<y。
4.根据权利要求1所述的半导体器件，
其中所述帽层具有1.5nm或更大且5nm或更小的厚度。
5.根据权利要求1所述的半导体器件，
其中所述堆叠层结构具有双异质结构。
6.一种半导体器件，包括：
缓冲层，所述缓冲层由AlxGa1-xN制成；
沟道层，所述沟道层形成在所述缓冲层之上并具有依次堆叠GaN层、InyGa1-yN层和GaN层的堆叠层结构；
势垒层，所述势垒层形成在所述沟道层之上并由AlzGa1-zN制成；
帽层，所述帽层形成在所述势垒层之上并由GaN制成；
栅极绝缘膜，所述栅极绝缘膜形成为接触所述帽层；以及
栅电极，所述栅电极形成在所述栅极绝缘膜之上，
其中所述帽层具有1.5nm或更大且5nm或更小的厚度。
7.根据权利要求1所述的半导体器件，进一步包括：
第一杂质层，所述第一杂质层形成在所述势垒层和所述帽层中没有与所述栅电极重叠的区域中；
第二杂质层，所述第二杂质层具有与所述第一杂质层相同的导电类型，并且在所述势垒层和所述帽层中通过所述栅电极位于所述第一杂质层的相对侧；
源电极，所述源电极形成在所述第一杂质层之上；以及
漏电极，所述漏电极形成在所述第二杂质层之上。
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