[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明整体涉及一种半导体器件。更具体而言，本发明涉及一种包括鳍式晶体管的半导体器件及其制造方法。

背景技术

在鳍状通道阵列晶体管(FCAT)中，鳍状通道晶体管具有三栅极(tri-gate)围绕通道的三维结构。可以采用现有的制造技术来制造鳍状通道结构。鳍状通道结构具有更大的表面积，以降低漏极区与源极区之间的短通道效应。鳍状通道结构容许降低通道掺杂浓度，这将降低通过接面区域的漏电流。

鳍状通道晶体管的下方栅电极包括p+多晶硅层。p+多晶硅层的功函数大于p-硅基板的功函数。以DRAM单元为例，当鳍状通道晶体管被关断而在漏极区中有二进制“1”电压时，由于栅极引发的漏极漏电流(“GIDL”)现象而导致漏极区中的漏电流增加。于是，DRAM单元的数据保存性能(在该情况下为“1”)降低，这使得DRAM的刷新特性劣化。

发明内容

本发明的实施例涉及一种包括鳍式晶体管的半导体器件，所述鳍式晶体管具有包括p+多晶硅层以及p+多晶硅锗(Si_1-xGe_x)层的叠层结构，从而改善栅极引发的漏极漏电流的影响以及半导体器件的刷新特性。

根据一个实施例，一种半导体器件包括：鳍式有源区，其设置在具有器件隔离结构的半导体基板中；凹陷部，其形成在所述鳍式有源区之上；以及栅电极，其形成在所述鳍式有源区之上以填充所述凹陷部，所述栅电极包括硅锗(Si_1-xGe_x)层(其中，0＜X＜1，并且X是Ge摩尔分数)。

根据另一实施例，一种用于制造半导体器件的方法包括：在半导体基板上形成器件隔离结构以限定有源区；选择性地蚀刻所述器件隔离结构的一部分以形成鳍式有源区；以及在所述鳍式有源区之上形成栅极结构，所述栅极结构包括硅锗(Si_1-xGe_x)层(其中，0＜X＜1并且X是Ge摩尔分数)。

附图说明

图1是示出根据本发明实施例的一种半导体器件的布图；

图2是示出根据本发明实施例的一种半导体器件的横截面图；

图3a至3g是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图；

图4a与4b是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图；

图5a与5b是示出根据本发明另一实施例的一种用于制造半导体器件的方法的横截面图；以及

图6是示出在p+多晶硅(Si_1-xGe_x)层中的功函数相对于锗摩尔分数X的图。

具体实施方式

图1是示出根据本发明实施例的一种半导体器件的布图。该半导体器件包括由器件隔离区120限定的有源区101、凹陷栅极区103、以及栅极区105。栅极区105的纵向定义为“竖直方向”，而有源区101的纵向定义为“水平方向”。凹陷栅极区103和栅极区105重叠。图中示出凹陷栅极区103的单侧水平线宽比F小D(其中，0≤D＜F/2，并且F是两个相邻的栅极区105之间的距离)。换句话说，凹陷栅极区103的水平线宽是F-2D。

图2是示出根据本发明实施例的一种半导体器件的横截面图。图2(i)是沿着图1的I-I′所截取的横截面图，图2(ii)是沿着图1的II-II′所截取的横截面图。栅极结构280包括填充鳍式有源区232的下方栅电极250。下方栅电极250具有包括第一下方栅电极252以及第二下方栅电极254的叠层结构。第一下方栅电极252包括p+多晶硅层，而第二下方栅电极254包括p+多晶硅锗(Si_1-xGe_x)层。

下方栅电极250的从顶面至高度L的上部由第二下方栅电极254形成，而其下部由第一下方栅电极252形成(参见图2(ii))。包括p+多晶硅锗(Si_1-xGe_x)层以及p+多晶硅层的叠层结构可以改善GIDL特性，这是因为p+多晶硅锗(Si_1-xGe_x)层的功函数比p+多晶硅层的功函数小的缘故。于是，可以提高存储节点的数据保存性能，从而改进DRAM的刷新特性。在一个实施例中，第二下方栅电极254在鳍式有源区232的顶面(或者栅极绝缘膜240的顶面)之下的深度是H1。此外，该深度H1形成为与存储节点接面区域282以及位线接面区域284的深度H2相等或比H2大(参见图2)。