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[发明专利]电学感应源漏扩展区MOS晶体管及其制作方法-CN03142614.X有效
发明人：刘文安;刘金华;黄如;张兴 -专利权人：北京大学
申请日： 2003-06-03 - 公布日： 2004-02-25 - 主分类号： H01L29/786 文献下载
摘要：本发明提供了一种感应源漏扩展区MOS晶体管结构及其制备方法。该结构采用倒置多晶硅侧墙充当感应源漏扩展区栅极；感应源漏扩展区是利用倒置多晶硅电学感应产生，同时沟道区利用倒置多晶硅侧墙形成；栅电极和倒置多晶硅侧墙之间有二氧化硅隔离层；栅极和倒置多晶硅侧墙下面均有氧化层；沟道区和感应源漏扩展区独立掺杂。采用倒置多晶硅侧墙充当感应源漏扩展区栅极，解决了缩短电学感应源漏扩展区长度的困难；采用沟道区和感应源漏扩展区独立掺杂，实现了沟道区和感应源漏扩展区各自阈值电压的优化。其制备是利用倒置多晶硅侧墙图形转移实现沟道区和利用倒置多晶硅侧墙充当感应源漏扩展区栅电极实现电学感应源漏扩展区，从而最终实现MOS器件。
电学感应扩展 mos 晶体管及其制作方法

[发明专利]一种薄膜晶体管充电沟道结构-CN200710099777.8无效
发明人：李欣欣;王威;龙春平 -专利权人：北京京东方光电科技有限公司
申请日： 2007-05-30 - 公布日： 2008-12-03 - 主分类号： H01L29/786 文献下载
摘要：本发明公开了一种薄膜晶体管充电沟道结构，包括：源极、漏极和沟道区；源极连接有一源极扩展区；漏极连接有一漏极扩展区；源极扩展区和漏极扩展区相对设置，形成一扩展沟道区。其中源极扩展区和漏极扩展区均处于栅极扫描线或栅电极、和半导体层之上，并与之交叠；源极及沟道区呈U型结构；扩展沟道区呈一字形状、锯齿状或波纹状。本发明通过扩展沟道区来增大沟道的宽长比(W/L)以达到增大TFT像素区的充电电流大小的目的，从而能够有效地避免亮点，灰度不均匀等现实不良。
一种薄膜晶体管充电沟道结构

[发明专利]一种半导体器件及其形成方法-CN200910243970.3有效
发明人：尹海洲;朱慧珑;骆志炯 -专利权人：中国科学院微电子研究所
申请日： 2009-12-28 - 公布日： 2010-09-22 - 主分类号： H01L21/8234 文献下载
摘要：克服了现有技术中源/漏扩展区浅结串联电阻大的问题。该方法通过分别在NMOS、PMOS器件的源/漏极扩展区上面形成功函数调谐层，提高源/漏极扩展区载流子浓度，从而有效降低了源/漏极扩展区浅结的横向电阻，提高了器件的性能。
一种半导体器件及其形成方法

[发明专利]PMOS器件的制造方法-CN201110366266.4无效
发明人：谢欣云;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-11-17 - 公布日： 2012-05-02 - 主分类号： H01L21/336 文献下载
摘要：在源漏扩展区的离子注入工艺中，把PMOS IO器件的源漏扩展区的离子注入放在核心器件的前面，注入的能量根据多晶硅栅厚度，尽可能高能量的注入硼或氟化硼离子，离子注入的能量以不打穿多晶硅栅为限制。在做完IO器件源漏扩展区离子注入后，加一道炉管的热效应工艺，所述炉管的热效应工艺可使注入的离子扩散并增大所述IO器件源漏扩展区的深度，使得源漏扩展区节变成比较缓变节，从而不容易发生漏电流。
pmos 器件制造方法

[发明专利]带有含漏扩展区的MOST的高压半导体器件-CN94108139.7无效
发明人： A·W·鲁迪胡策 -专利权人：菲利浦电子有限公司
申请日： 1994-07-08 - 公布日： 1995-05-31 - 主分类号： H01L29/784 文献下载
摘要：本发明涉及到一种半导体(1)中含有一个第一导电类型表面区(3)的半导体器件，此表面区邻接于一个表面且其中形成有一个场效应晶体管，此场效应晶体管包含一个沟道区(7)，其上有栅电极(8)、一个源区(4)、一个漏区(5)和一个漏扩展区(6)。漏扩展区包含一些第二导电类型区域，这些区域从沟道区向漏区延伸，其宽度和掺杂浓度要使表面区和漏扩展区之间的阻塞PN结上的电压差上升时，在发生漏击穿之前，漏扩展区至少局部地完全耗尽。
带有扩展 most 高压半导体器件

[发明专利]一种半导体结构及其制造方法-CN201210080996.2有效
发明人：殷华湘;马小龙;秦长亮;徐秋霞;陈大鹏 -专利权人：中国科学院微电子研究所
申请日： 2012-03-23 - 公布日： 2013-09-25 - 主分类号： H01L21/336 文献下载
摘要：本发明提供了一种半导体结构，包括衬底；栅堆叠，位于所述衬底之上；侧墙，位于所述栅堆叠的侧壁上；源/漏扩展区，位于所述栅堆叠两侧的衬底中，通过外延生长形成；源/漏区，位于所述源/漏扩展区两侧的衬底中。本发明可以形成掺杂浓度高、结深浅的源/漏扩展区，从而有效地提高了半导体结构的性能。
一种半导体结构及其制造方法

[发明专利]双栅极金属氧化物半导体场效应晶体管-CN201880077342.X有效
发明人：斯科特·沃里克;贾斯汀·多尔蒂;亚历山大·巴尔;克里斯蒂安·拉森;马克·L·塔拉比亚;应迎 -专利权人：思睿逻辑国际半导体有限公司
申请日： 2018-09-20 - 公布日： 2021-10-15 - 主分类号： H01L29/78 文献下载
摘要：一种双栅极金属氧化物半导体场效应晶体管(MOSFET)可以包括具有沟道区、漏极和源极的MOSFET、邻近沟道区形成的第一栅极、邻近漏极形成的漏极扩展区，以及邻近漏极扩展区形成的第二栅极。
栅极金属氧化物半导体场效应晶体管

[发明专利]一种减小MOS IO器件GIDL效应的方法-CN201110356252.4无效
发明人：陈玉文;黄晓橹;谢欣云 -专利权人：上海华力微电子有限公司
申请日： 2011-11-11 - 公布日： 2012-05-16 - 主分类号： H01L21/265 文献下载
摘要：本发明提供的减小MOS IO器件GIDL效应的方法，在多晶硅栅刻蚀形成后，先进行IO器件的源漏扩展区的离子注入，然后进行多晶硅氧化形成氧化层。MOS IO器件源漏扩展区离子注入后，进行多晶硅氧化，这一热效应制程使得MOS IO源漏扩展区节变成比较缓变节，从而不容易发生BTBT(bandtobandtunneling)漏电流，减小了MOS IO
一种减小 mos io 器件 gidl 效应方法

[实用新型]一种源漏轻掺杂异质栅石墨烯纳米条带场效应管-CN201920838966.0有效
发明人：张闻睿;渠开放;王伟 -专利权人：南京邮电大学
申请日： 2019-06-04 - 公布日： 2019-11-12 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种源漏轻掺杂异质栅石墨烯纳米条带场效应管，包括源区、漏区、沟道、栅氧化层及双栅极；栅极包括栅极两端和栅极中间，栅极两端功函数与栅极中间功函数不同；沟道为石墨烯纳米管，位于源区和漏区之间，源区和漏区均包括N型重掺杂区和扩展区，扩展区靠近石墨烯纳米管，N型重掺杂区远离石墨烯纳米管，源扩展区与漏扩展区均为N型轻掺杂；栅氧化层位于石墨烯纳米管两侧，双栅极位于栅氧化层外侧。本实用新型减少了器件性能下降，具有更大的电流开关比，迟滞时间更短，亚阈值摆幅更小，电压增益更高的源漏轻掺杂异质栅石墨烯纳米条带场效应管。
石墨烯纳米管场效应管栅氧化层轻掺杂漏区条带异质源区本实用新型功函数扩展区双栅极沟道种源电流开关比亚阈值摆幅电压增益漏扩展区器件性能源扩展区迟滞源漏

[发明专利]半导体装置、其制造方法及使用其的固态图像拾取装置-CN200910206582.8无效
发明人：中村良助 -专利权人：索尼株式会社
申请日： 2009-10-22 - 公布日： 2010-06-09 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了半导体装置、其制造方法及使用其的固态图像拾取装置，包括：经过栅绝缘膜在半导体基板上形成的栅极；在所述半导体基板中在所述栅极的源极侧形成的扩展区；经过所述扩展区在所述半导体基板中在所述栅极的源极侧形成的源极区；在所述半导体基板中在所述栅极的漏极侧形成的LDD区；以及经过所述LDD区在所述半导体基板中在所述栅极的漏极侧形成的漏极区；其中以比所述LDD区的浓度高的浓度形成所述扩展区，以使所述扩展区比所述LDD区浅
半导体装置制造方法使用固态图像拾取

[发明专利]半导体器件及其制造方法-CN201010125795.0无效
发明人：安霞;郭岳;云全新;黄如;张兴 -专利权人：北京大学
申请日： 2010-03-15 - 公布日： 2011-09-21 - 主分类号： H01L21/8234 文献下载
摘要：本发明提供一种半导体器件及其制造方法，其中所述制造方法包括：提供锗基半导体衬底，所述锗基半导体衬底具有多个有源区以及多个有源区之间的器件隔离区，所述有源区上具有栅极介质层和栅极介质层之上的栅极，所述有源区包括源漏扩展区和深源漏区；对所述源漏扩展区进行第一离子注入工艺，所述第一离子注入工艺中的注入离子包括硅或碳；对所述源漏扩展区进行第二离子注入工艺；对所述深源漏区进行第三离子注入工艺；对经过第三离子注入工艺之后的锗基半导体衬底进行退火工艺所述半导体器件的制造方法，通过杂质硅或碳注入，可以由源漏扩展区晶格失配有效地在锗沟道中引入合适应力，增强沟道中电子的迁移率，提高器件性能。
半导体器件及其制造方法

[发明专利]一种减小MOS IO器件GIDL效应的方法-CN201110356254.3无效
发明人：谢欣云;黄晓橹;陈玉文 -专利权人：上海华力微电子有限公司
申请日： 2011-11-11 - 公布日： 2012-05-09 - 主分类号： H01L21/336 文献下载
摘要：本发明提供的减小MOS IO器件GIDL效应的方法，在具备偏移隔离层的制程中，在多晶硅栅刻蚀形成后，先进行IO器件的源漏扩展区的离子注入，然后进行多晶硅氧化和沉积偏移隔离层。MOS IO器件源漏扩展区离子注入后，进行多晶硅氧化和偏移隔离层沉积，这一热效应制程使得MOS IO源漏扩展区节变成比较缓变节，从而不容易发生BTBT(bandtobandtunneling)漏电流，减小了
一种减小 mos io 器件 gidl 效应方法

[发明专利]半导体器件以及制造半导体器件的方法-CN201010192411.7有效
发明人： S·J·克斯特;A·马宗达;蔡劲 -专利权人：国际商业机器公司
申请日： 2010-05-27 - 公布日： 2010-12-08 - 主分类号： H01L29/78 文献下载
摘要：源极扩展区和漏极扩展区被形成在所述半导体层中。深漏极区和深源极区被形成在所述半导体层中。漏极金属-半导体合金接触位于所述深漏极区的上部上且端接所述漏极扩展区。源极金属-半导体合金接触端接所述源极扩展区。所述深源极区位于所述源极合金接触的第一部分之下且与其接触。
半导体器件以及制造方法

[发明专利]在沟道区中具有高应力的MOSFET及其制造方法-CN200910001717.7无效
发明人：欧阳齐庆;K·T·肖宁伯格;J·耶茨三世 -专利权人：国际商业机器公司
申请日： 2009-01-06 - 公布日： 2009-07-15 - 主分类号： H01L29/78 文献下载
摘要：通过取决于掺杂剂浓度的蚀刻或者取决于掺杂剂类型的蚀刻选择性地去除源和漏扩展区，并且在半导体衬底上生长所述源和漏扩展区中的嵌入的应力产生材料，例如SiGe合金或者Si:C合金。可以仅仅在源和漏扩展区中生长嵌入的应力产生材料，或者在源和漏扩展区中和深源区和漏区中生长嵌入的应力产生材料。
沟道具有应力 mosfet 及其制造方法

[发明专利]高压MOS轻掺杂扩展区的制备工艺-CN201410654299.2有效
发明人：吕宇强 -专利权人：帝奥微电子有限公司
申请日： 2014-11-17 - 公布日： 2019-01-18 - 主分类号： H01L21/336 文献下载
摘要：一种高压MOS中轻掺杂扩展区的制备工艺，包括：先在硅衬底上形成有源区光刻进行局部选择氧化工艺，以形成场氧化层且定义有源区和隔离区；于前述有源区上形成光刻，刻蚀后注入掺杂剂形成低压MOS的掺杂阱于其中；于前述有源区上生长栅氧后进行多晶硅光刻，形成多晶硅栅极；于前述有源区上淀积氧化硅后，形成多晶硅侧墙；于前述有源区上进行轻掺杂漏极扩展区光刻，掺杂剂注入；以及进行热过程以同时进行多晶硅热退火和前述轻掺杂扩展区的热推进形成轻掺杂漏极扩展区。
高压 mos 掺杂扩展制备工艺

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