“离子掺杂区”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网_专利查询网

首页在售求购查询申请展会资讯专利榜企服商城升级VIP

立即登录免费注册

在售专利
求购专利
查询专利
新闻资讯
技术展会
招商加盟
专利榜

本网专利代理业务由天津创信方达专利代理事务所(普通合伙)承接机构代码：12247 本网专利代理业务由天津创信方达专利代理事务所(普通合伙)承接机构代码：12247 本网专利代理业务由天津创信方达专利代理事务所(普通合伙)承接机构代码：12247

本网专利代理业务由天津创信方达专利代理事务所(普通合伙)承接机构代码：12247 本网专利代理业务由天津创信方达专利代理事务所(普通合伙)承接机构代码：12247 本网专利代理业务由天津创信方达专利代理事务所(普通合伙)承接机构代码：12247

专利名称

专利名称
专利号码
专利分类
申请人
公布日期

农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

专利下载VIP

公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

钻瓜专利网为您找到相关结果1316903个，建议您升级VIP下载更多相关专利

[发明专利]半导体装置的形成方法-CN201710368881.6有效
发明人：詹佳玲;王参群;陈亮吟;张惠政 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-05-23 - 公布日： 2023-01-06 - 主分类号： H01L21/336 文献下载
摘要：一种等离子体掺杂制程，其对鳍状物中的淡掺杂源极/漏极区提供共形的掺杂轮廓，并减少由等离子体掺杂引起的鳍状物高度减损。上述等离子体掺杂制程克服了在鳍状物结构的传统的等离子体掺杂制程造成的限制，例如结构的具挑战性的高宽比及紧密的节距。已证实，具有共形的淡掺杂源极/漏极区及减少鳍状物高度损失的半导体装置的并联电阻较低且晶体管效能得到改善。
半导体装置形成方法

[发明专利]图像传感器及其形成方法-CN201110131035.5有效
发明人：霍介光;李杰 -专利权人：格科微电子（上海）有限公司
申请日： 2011-05-19 - 公布日： 2011-10-05 - 主分类号： H01L27/146 文献下载
摘要：一种图像传感器形成方法，包括：提供半导体衬底，所述半导体衬底内形成有掺杂阱，以及位于所述掺杂阱内的掺杂区，所述掺杂阱与掺杂区的掺杂类型相反；在所述半导体衬底表面形成至少覆盖所述掺杂区的介质层；形成贯穿所述介质层的沟槽，所述沟槽暴露所述掺杂区；形成填充满所述沟槽的外延层，所述外延层的掺杂离子与所述掺杂区的掺杂离子相同，具有第一掺杂类型；对所述外延层的侧壁部分进行反转掺杂，形成环绕所述外延层的反转侧壁，所述反转侧壁具有第二掺杂类型，第一掺杂类型与第二掺杂类型相反；对所述外延层的表面进行掺杂，形成钉扎表面，所述钉扎表面的掺杂类型与外延层的掺杂类型相反。
图像传感器及其形成方法

[发明专利]只读存储器的制造方法-CN03137093.4有效
发明人：刘振钦;庄焜吉 -专利权人：旺宏电子股份有限公司
申请日： 2003-06-18 - 公布日： 2005-01-19 - 主分类号： H01L21/8246 文献下载
摘要：接着，进行第一离子植入制作工艺以于开口中的基底表面形成第一掺杂区，再进行第二离子植入制作工艺，以于开口中的基底中形成第二掺杂区，其中第一掺杂区的掺杂深度小于第二掺杂区的掺杂深度，然后，于开口中的基底表面形成一埋入式漏极绝缘层
只读存储器制造方法

[发明专利]半导体结构及其形成方法-CN201610130582.4有效
发明人：王卉;曹子贵;康军;刘宇 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2016-03-08 - 公布日： 2018-11-16 - 主分类号： H01L21/762 文献下载
摘要：一种半导体结构及其形成方法，包括：提供衬底；在衬底中形成隔离结构，用于将衬底分为第一区域和第二区域；在第一区域衬底内形成第一阱区；在第二区域衬底内形成掺杂类型与第一阱区掺杂类型不同的第二阱区；形成位于隔离结构上的伪栅结构；以伪栅结构为掩膜，在第二阱区内形成第二重掺杂区，第二重掺杂区与第二阱区的掺杂类型相同；以伪栅结构为掩膜，在第一阱区内形成第一重掺杂区，第一重掺杂区与第一阱区的掺杂类型相同。本发明通过在第一区域和第二区域交界处隔离结构上形成伪栅结构，伪栅结构可以作为形成掺杂区时的离子注入掩膜，避免重掺杂区的掺杂离子进入相邻阱区或重掺杂区内，从而可以提高相邻器件的击穿电压。
半导体结构及其形成方法

[发明专利]N管IO组件及其制造方法-CN202010277151.7在审
发明人：白文琦;王世铭;黄志森;胡展源;杨会山 -专利权人：上海华力集成电路制造有限公司
申请日： 2020-04-10 - 公布日： 2020-07-28 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种N管IO组件，轻掺杂漏区具有降低漏端电场的分散式结构，所述轻掺杂漏区的掺杂杂质为磷，所述轻掺杂漏区的离子注入为带角度的轻掺杂漏注入，所述轻掺杂漏区的分散式结构通过结合磷的扩散性、轻掺杂漏注入的注入角度和注入能量调节且调节到使热载流子寿命满足要求值；晕环注入区包括有采用共同的晕环离子注入工艺掺入的硼和碳的掺杂结构；晕环注入区的碳杂质分布结构作为轻掺杂漏区的磷杂质扩散的阻挡结构。
io 组件及其制造方法

[发明专利]半导体结构及其制作方法-CN202210051484.7在审
发明人：刘翔 -专利权人：长鑫存储技术有限公司
申请日： 2022-01-17 - 公布日： 2023-07-28 - 主分类号： H10B12/00 文献下载
摘要：本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法，半导体结构包括：基底，基底包括衬底、位于衬底上的位线以及位于位线远离衬底的表面上的半导体通道；在沿衬底指向位线的方向上，半导体通道包括依次排列的第一区、第二区以及第三区，第一区与位线相接触，且第一区、第二区和第三区中掺杂有第一类型掺杂离子，且第一类型掺杂离子在第二区中的浓度高于在第一区和第三区中的浓度，第一类型掺杂离子为N型离子或P型离子。本公开实施例至少有利于降低第一区和第二区处的漏电流，以提高半导体结构的电学性能。
半导体结构及其制作方法

[发明专利]金属氧化物半导体器件及其制造方法-CN200610116846.7有效
发明人：叶好华;何学缅;李煜 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2006-09-30 - 公布日： 2008-04-02 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种金属氧化物半导体器件，包括：半导体衬底；在所述衬底表面形成的栅极结构，所述栅极结构两侧具有侧墙；位于所述衬底中的源极区和漏极区，所述源极区和漏极区分别具有轻掺杂区；位于所述栅极、源极区和漏极区上的金属硅化物；和位于所述轻掺杂区中的第一杂质离子和第二杂质离子。本发明提供了一种金属氧化物半导体器件的制造方法，包括：在半导体衬底上形成栅极；注入第一杂质离子和第二杂质离子形成轻掺杂区；沉积介质层并刻蚀所述介质层形成侧墙；注入第一杂质离子形成源极区和漏极区；在所述栅极、源极区和漏极区表面形成金属硅化物。本发明能够有效阻止金属镍向轻掺杂区域的扩散。
金属氧化物半导体器件及其制造方法

[发明专利]MOS器件及其形成方法-CN201210238234.0有效
发明人：王文博;卜伟海 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2012-07-10 - 公布日： 2014-01-29 - 主分类号： H01L21/336 文献下载
摘要：一种MOS器件及其形成方法，所述MOS器件包括：衬底，所述衬底上具有栅极结构，所述栅极结构包括位于衬底上的栅介质层以及位于所述栅介质层上的栅极；重掺杂区，位于栅极结构两侧的衬底内；反型区，位于栅极结构两侧的衬底内，且包围所述重掺杂区的底部和侧壁，所述反型区的掺杂离子与所述重掺杂区的掺杂离子导电类型相反。
mos 器件及其形成方法

[发明专利]低压CMOS器件的制作方法-CN201811426432.3在审
发明人：林威;刘建华;吴晓丽 -专利权人：上海先进半导体制造股份有限公司
申请日： 2018-11-27 - 公布日： 2020-06-02 - 主分类号： H01L21/266 文献下载
摘要：本发明公开了一种低压CMOS器件的制作方法，包括以下步骤：在半导体基片上形成衬底区；在半导体基片上制作STI；在衬底区的上表面制作闸极；在半导体基片的上表面设置光胶，以形成透射区和阻挡区，透射区与低压阱的位置相对应；低能量注入第一掺杂离子，以在衬底区形成表面超导层；大角度注入第二掺杂离子，以在衬底区形成低压LDD晕环；高能量注入第二掺杂离子，使第二掺杂离子穿透闸极和STI，以在衬底区形成低压阱。
低压 cmos 器件制作方法

[发明专利]掺杂区及IGBT器件的形成方法和结构-CN201710379186.X有效
发明人：刘剑 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2017-05-25 - 公布日： 2020-11-03 - 主分类号： H01L21/02 文献下载
摘要：本发明提供了一种掺杂区及IGBT器件的形成方法和结构，包括：于一半导体衬底上形成若干个注入区；接着，通过推阱工艺使若干个所述注入区中的离子扩散进而形成使其相互交叠以形成掺杂区。由于所述掺杂区是由若干个注入区通过离子扩散形成，进而可使所形成的掺杂区在不改变其面积的条状下具有较低的掺杂浓度。因此，将所述掺杂区形成于IGBT器件的过渡区中，可有效提高过渡区中镇流电阻的电阻值，使所述过渡区能够在不增加其面积的条件下，增加对空穴载流子的汇聚效应的抑制强度。
掺杂 igbt 器件形成方法结构

[发明专利]半导体元件及制造方法-CN201710749641.0在审
发明人：单亚东;谢刚;张伟;胡丹 -专利权人：广微集成技术（深圳）有限公司
申请日： 2017-08-28 - 公布日： 2017-11-28 - 主分类号： H01L21/329 文献下载
摘要：所述方法包括在半导体材料的预设的多个注入位置进行离子注入；通过注入的离子，在每个注入位置形成掺杂P型区，以及在所述掺杂P型区扩散出的掺杂P型扩散区；在每个注入位置进行沟槽刻蚀，并且在刻蚀过程中，刻蚀去除所述掺杂P型区，保留所述掺杂P型扩散区，以使形成的半导体元件的每个元胞区具有掺杂P型扩散区。
半导体元件制造方法

[发明专利]绝缘体上半导体器件及其制造方法-CN201811310851.0有效
发明人：胡金节 -专利权人：无锡华润上华科技有限公司
申请日： 2018-11-06 - 公布日： 2022-09-09 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及一种绝缘体上半导体器件及其制造方法，所述方法包括：提供绝缘体上半导体基底；在半导体层上形成图案化的多晶硅结构；体引出区光刻版光刻并掺杂形成第一导电类型离子掺杂区，源漏区光刻版光刻并掺杂形成源区、漏区及掺杂多晶硅；热扩散使第一导电类型离子掺杂区扩散形成体引出区。本发明的多晶硅结构不会存在功函数差异，因此寄生沟道的开启电压和主沟道区一致，可以避免窄沟器件出现hump现象。体引出区在掺杂时掺杂窗口离体区隔离多晶硅合适的距离，也能保证有源区内的杂质能够扩散到poly边界，以保证较好的体区引出效果。
绝缘体半导体器件及其制造方法

[发明专利]背照明图像传感装置及其制造方法-CN200710001220.6有效
发明人：许慈轩;杨敦年 -专利权人：台湾积体电路制造股份有限公司
申请日： 2007-01-04 - 公布日： 2008-04-02 - 主分类号： H01L27/146 文献下载
摘要：本发明提供了一种背照明图像传感装置，包括：基底；第一掺杂区，位于该基底内；以及第二掺杂区，位于该基底内并位于该第一掺杂区上方，其中该第一掺杂区较佳地深达该基底厚度的50％以上。本发明还提供了一种背照明图像传感装置的制造方法，包括：制备基底；对该基底进行第一离子注入，以在该基底内形成第一掺杂区；在该基底上形成多晶硅层；以及对该基底进行第二离子注入，以在该第一掺杂区上方形成第二掺杂区，其中该第一掺杂区深达该基底厚度的50％。
照明图像传感装置及其制造方法

[发明专利]埋藏沟道晶体管及其形成方法-CN201511021410.5有效
发明人：邱慈云;克里夫·德劳利;辜良智;江宇雷;余达强 -专利权人：中芯国际集成电路制造(北京)有限公司;中芯国际集成电路制造(上海)有限公司
申请日： 2015-12-30 - 公布日： 2020-10-30 - 主分类号： H01L29/78 文献下载
摘要：一种埋藏沟道晶体管及其形成方法，所述形成方法包括：提供半导体衬底，在所述半导体衬底内形成阱区；在阱区内形成反型掺杂区，反型掺杂区中掺杂的类型与阱区中掺杂的类型相反，且反型掺杂区的深度小于阱区的深度；在所述反型掺杂区的上方的半导体衬底表面上形成栅极结构，所述栅极结构包括栅介质层和位于栅介质层上的栅电极，所述栅电极的中掺杂有杂质离子，所述栅电极中掺杂的类型与阱区的类型相同；在所述栅极结构两侧的半导体衬底内形成源区和漏区，所述源区和漏区中掺杂类型与阱区中的杂质离子类型相反，源区和漏区的深度小于阱区的深度且大于反型掺杂区的深度。
埋藏沟道晶体管及其形成方法

[发明专利]半导体器件制造方法-CN201410499479.8在审
发明人：秦长亮;殷华湘;李俊峰;赵超 -专利权人：中国科学院微电子研究所
申请日： 2014-09-25 - 公布日： 2016-04-13 - 主分类号： H01L21/336 文献下载
摘要：一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构以及第一栅极侧墙；在第一栅极侧墙两侧外延生长形成抬升区；执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区；在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙；执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区；完成后续工艺，形成接触互连。依照本发明的半导体器件制造方法，在衬底上外延生长抬升源漏区之后再进行轻掺杂离子注入，能够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应，提高了器件性能和可靠性。
半导体器件制造方法

友情链接：交换友情链接需要网站权重大于4，网站收录10W以上，如符合条件，请联系QQ：76009968。

关于我们寻求报道投稿须知广告合作版权声明网站地图友情链接企业标识联系我们

在线咨询

400-8765-105周一至周五 9:00-18:00

版权所有钻瓜科技（天津）有限公司津ICP备15000985号津公网安备 12019202000206号http://www.vipzhuanli.com/公布日期

咨询在线客服

咨询在线客服

tel code back_top