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[发明专利]半导体结构、半导体器件及其制造方法-CN201910768199.5有效
发明人：张盟昇;杨耀仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-08-20 - 公布日： 2022-09-16 - 主分类号： H01L27/112 文献下载
摘要：读取器件包括耦合到第一字线的第一栅极、耦合到位线的第一源极/漏极区以及第二源极/漏极区。第一源极/漏极区和第二源极/漏极区位于第一栅极的相对侧上。编程器件包括第二栅极、耦合到第二源极/漏极区的第三源极/漏极区以及第四源极/漏极区。第三源极/漏极区和第四源极/漏极区位于第二栅极的相对侧上。伪器件包括第三栅极、耦合到第四源极/漏极区的第五源极/漏极区以及第六源极/漏极区。第五源极/漏极区和第六源极/漏极区位于第三栅极的相对侧上。本发明的实施例还涉及半导体结构、半导体器件及其制造方法。
半导体结构半导体器件及其制造方法

[发明专利]横向扩散MOS晶体管的版图设计的方法-CN200810044076.9无效
发明人：过乾;朱丽霞 -专利权人：上海华虹NEC电子有限公司
申请日： 2008-12-09 - 公布日： 2010-06-23 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种横向扩散MOS晶体管的版图设计方法，其采用网格状的版图设计，将作为横向扩散MOS晶体管的源区和漏区的阱分别设计为正方形，每个作为源区的阱四周都有作为漏区的阱围绕，同时每个作为漏区的阱四周都有作为源区的阱围绕；后在作为漏区的阱的正方形中定义一边长较小的正方形区域为漏区的有源区，在作为源区的阱上和所述漏区定义薄氧化层区作为有源区，剩余作为漏区的阱的环状部分为场氧化区；多晶硅位于源区正方形和漏区正方形相接处，并覆盖整个沟道区和部分场氧化区；在整个区域的硅外延层下增加埋层离子注入区。
横向扩散 mos 晶体管版图设计方法

[发明专利]半导体结构及其形成方法、测量电容的方法-CN201610919830.3有效
发明人：周飞 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2016-10-21 - 公布日： 2020-06-09 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种半导体结构及其形成方法、测量电容的方法，其中半导体结构包括：基底，基底包括器件区和隔离区位于器件区基底表面的第一栅极结构；分别位于第一栅极结构两侧的器件区衬底中的第一轻掺杂源区和第一轻掺杂漏区；位于器件区第一轻掺杂源区中的第一源区；位于第一轻掺杂漏区中的第一漏区；连接所述第一漏区的第一漏插塞；连接所述第一源区的第一源插塞；位于所述隔离层表面的第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；位于所述第二栅极结构一侧基底中的第二漏区；连接所述第二源区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接。所述形成方法能够对第一轻掺杂漏区与第一晶体管沟道之间的电容进行测量。
半导体结构及其形成方法测量电容

[发明专利]具有接触塞的半导体装置及其形成方法-CN201610206422.3有效
发明人：尹彰燮;金盛民;赵治元 -专利权人：三星电子株式会社
申请日： 2016-04-05 - 公布日： 2020-05-12 - 主分类号： H01L27/092 文献下载
摘要：一种半导体装置包括第一鳍有源区、基本上与第一鳍有源区平行的第二鳍有源区、位于第一鳍有源区中的第一源/漏区、位于第二鳍有源区中的第二源/漏区、位于第一源/漏区上的第一接触塞以及位于第二源/漏区上的第二接触塞第二接触塞的中心从第二源/漏区的中心偏移。
具有接触半导体装置及其形成方法

[发明专利]混合导通机制围栅晶体管及其制作方法-CN202211730768.5在审
发明人：吴春蕾;许煜民;沈伯佥;赵斐;杨子辰;张卫;徐敏 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2022-12-30 - 公布日： 2023-06-09 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种混合导通机制围栅晶体管，包括围栅MOSFET器件、第二源区与第二漏区；围栅MOSFET器件包括衬底、第一源区以及第一漏区；第一源区与第一漏区中参杂有第一离子；第二源区形成于衬底与第一源区之间，第二漏区形成于衬底与第一漏区之间，且第二源区、第二漏区的高度不低于第一源区和第一漏区之间的衬底的高度；第二漏区中掺杂有第一离子，第二源区中掺杂有第二离子。该技术方案解决了围栅MOSFET器件的底部寄生沟道电流泄漏的问题，并且通过增设第二源区和第二漏区，相当于在传统围栅MOSFET器件的底部并联了隧穿场效应晶体管TFET器件结构，可以实现围栅沟道扩散漂移电流和底部沟道带带隧穿电流混合导通
混合机制晶体管及其制作方法

[发明专利]垂直DMOS晶体管装置、集成电路及其制造方法-CN200410083156.7无效
发明人： A·里特温;J·－E·米勒;H·诺斯特雷姆 -专利权人：因芬尼昂技术股份公司
申请日： 2004-09-29 - 公布日： 2005-05-04 - 主分类号： H01L29/78 文献下载
摘要：一种单块集成的垂直DMOS晶体管装置，其包含：一半导体基板(11)；一门极，其包括一在门极绝缘层区(25)上的门极半导体层区(27)；一源极(31)；一漏极，其包括一埋入式漏极区(13)和一漏极接点(21)；以及一排列在该门极区之下的沟道区(29)。该漏极包含排列在门极与埋入式漏极区之间的一轻掺杂的、较佳逆距掺杂的漏极区(23)，并且该源极(31)、该沟道区(29)和该轻掺杂的漏极区(23)排列在一掺杂的阱区(17)中，其中该轻掺杂的漏极区的掺杂级高于该阱区
垂直 dmos 晶体管装置集成电路及其制造方法

[发明专利]薄膜晶体管及其制备方法以及评价薄膜晶体管特性的方法-CN201610096387.4有效
发明人：石磊 -专利权人：京东方科技集团股份有限公司
申请日： 2016-02-22 - 公布日： 2018-09-04 - 主分类号： H01L29/786 文献下载
摘要：所述薄膜晶体管包括的源极和漏极位于有源层上方，且源极、漏极与有源层之间设有第一绝缘层，第一绝缘层中设有源极接触孔，漏极包括第一漏极区和n个相同的第二漏极区，n≥2；n个第二漏极区环绕第一漏极区设置，且n个第二漏极区彼此相分离；第一绝缘层中与第一漏极区对应的区域设有漏极接触孔；第一绝缘层下方设置有n个导电连接区，每个导电连接区与第一漏极区对应，且与一个第二漏极区对应；第一绝缘层中与第一漏极区对应的区域设有n个第一接触孔；第一绝缘层中与每个第二漏极区对应的区域设有一个第二接触孔。
薄膜晶体管及其制备方法以及评价特性

[发明专利]具有自对准源极接触和漏极接触的晶体管及其制造方法-CN201511017723.3有效
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2015-12-29 - 公布日： 2019-09-27 - 主分类号： H01L21/28 文献下载
摘要：本发明涉及具有自对准源极接触和漏极接触的晶体管及其制造方法。一种晶体管包括有源区，该有源区由衬底支撑并且具有源极区、沟道区和漏极区。栅叠层在该沟道区之上延伸，并且第一侧壁包围该栅叠层。分别在该有源区的该源极区和该漏极区之上邻近该第一侧壁提供升高的源极区和升高的漏极区。第二侧壁周向地包围该升高的源极区和该升高的漏极区中的每一者。该第二侧壁在该升高的源极区和该升高的漏极区的顶表面上方延伸以限定由该第一侧壁和该第二侧壁横向地界定的多个区。导电材料填充这些区以分别形成到该升高的源极区和该升高的漏极区的源极接触和漏极接触。
具有对准接触晶体管及其制造方法

[实用新型]一种降低导通电阻的Trench MOSFET结构-CN202120027849.3有效
发明人：胡盖;黄传伟;夏华秋;谈益民 -专利权人：江苏东海半导体科技有限公司
申请日： 2021-01-06 - 公布日： 2021-08-24 - 主分类号： H01L29/78 文献下载
摘要：本实用新型是降低导通电阻的Trench MOSFET结构，其结构包括衬底层和位于衬底层表面的源区金属层、漏区金属层、栅区金属层；衬底层上方与源区金属层、漏区金属层、栅区金属层之间从下至上依次设有水平N+漏层、N‑漂移区、P型阱区层和N+型源区层；还包括双沟槽结构：槽型多晶硅栅区和槽型场氧；槽型场氧右侧设与水平N+漏层连接的纵向N+漏区；源区金属层、漏区金属层、栅区金属层分别通过接触孔内金属分别与N+型源区层、纵向N+漏区、槽型多晶硅栅区连接。本实用新型的优点：结构设计合理，利用表面漏区缩短了载流子在高阻区的漂移路径，能有效的减少其导通电阻。
一种降低通电 trench mosfet 结构

[发明专利]MOS器件的制备方法-CN202211514669.3在审
发明人：罗军;孔梦娟;许静;孙祥烈 -专利权人：中国科学院微电子研究所;广东省大湾区集成电路与系统应用研究院
申请日： 2022-11-28 - 公布日： 2023-05-09 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种MOS器件的制备方法，包括：提供衬底，衬底上形成有栅区、源/漏区，并在衬底上的介质层中形成有通孔，通孔暴露出源/漏区的表面；对源/漏区进行掺杂；对掺杂后的源/漏区进行氢气烘烤处理，以使源/漏区表面平整化；在平整化的源/漏区表面形成金属硅化物。
mos 器件制备方法

[发明专利]N型薄膜晶体管及其制备方法、OLED显示面板及其制备方法-CN201710936407.9在审
发明人：喻蕾;李松杉 -专利权人：武汉华星光电半导体显示技术有限公司
申请日： 2017-10-10 - 公布日： 2018-03-20 - 主分类号： H01L27/32 文献下载
摘要：本发明提供一种N型薄膜晶体管及其制备方法、OLED显示面板及其制备方法，薄膜晶体管由下至上包括多晶硅层、栅极层、源极、漏极；其中，多晶硅层包括沟道区，以及沟道区两侧的源极区和漏极区，栅极层位于沟道区上方，且栅极层在多晶硅层上的投影与源极区和漏极区部分重合，源极区和漏极区上方的栅极层厚度，均小于沟道区上方的栅极层厚度；且源极区和漏极区均包含重参杂区和与重参杂区连接的轻参杂区，轻参杂区均位于栅极层下方，源极位于源极区的重参杂区上方且与源极区的重参杂区电性连接，漏极位于漏极区的重参杂区上方且与漏极区的重参杂区电性连接。
薄膜晶体管及其制备方法 oled 显示面板

[发明专利]半导体结构、其制作方法、存储器、存储系统与电子设备-CN202111284207.2在审
发明人：王欣;许文山;甘程 -专利权人：长江存储科技有限责任公司
申请日： 2021-11-01 - 公布日： 2022-02-08 - 主分类号： H01L29/78 文献下载
摘要：半导体结构包括基底结构、栅极结构、介质层和金属层，其中，基底结构包括间隔的源区和漏区，源区和漏区包括轻掺杂漏区，栅极结构位于基底结构的表面上且部分位于间隔的轻掺杂漏区之间，介质层至少位于轻掺杂漏区的表面上，金属层位于介质层的远离轻掺杂漏区的表面上，且与零电位连接。因此，该半导体结构，通过在轻掺杂漏区上形成介质层，在介质层上形成金属层，将金属层连接零电位，使得轻掺杂漏区和栅极结构重叠的地方的电子从轻掺杂漏区的表面向底部移动，进而缓解了轻掺杂漏区与栅极结构的重叠区域的电场过大而导致器件较早的发生击穿的问题
半导体结构制作方法存储器存储系统电子设备

[发明专利]GGNMOS结构及其制备方法-CN202210986825.X在审
发明人：方明旭;钱园园;陈华伦 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-08-17 - 公布日： 2022-11-25 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种GGNMOS结构及其制备方法，其中GGNMOS结构包括：其上形成有外延层的衬底，所述外延层中形成有阱区和多个轻掺杂漏区；堆叠的栅极和栅氧化层；保护层；漏极区域上的多个阻挡结构；多个体区；以及源极区域的轻掺杂漏区中的一重掺杂区和漏极区域的轻掺杂漏区中的多个重掺杂区本申请通过在漏极区域表面形成的多个阻挡结构，并在所述阻挡结构之间的轻掺杂漏区的底部形成多个体区，降低重掺杂区和轻掺杂漏区与体区的击穿电压，降低GGNMOS结构的触发电压。进一步的，间隔设置的多个阻挡结构自对准工艺可以阻止漏极区域部分重掺杂离子的注入，增加了漏极的导通电阻，提高了ESD阵列的均匀性和鲁棒性。
ggnmos 结构及其制备方法

[发明专利]高压半导体装置和制造方法-CN201910830442.1在审
发明人：菲利普·雷诺 -专利权人：恩智浦美国有限公司
申请日： 2019-09-02 - 公布日： 2020-03-17 - 主分类号： H01L29/78 文献下载
摘要：半导体装置，诸如横向扩散的金属氧化物半导体(LDMOS)晶体管，包括半导体衬底，在所述半导体衬底中安置源极区和漏极区。所述漏极区具有在漏极末端处终止的漏极指形件。栅极结构通过所述源极区和所述漏极区之间的所述半导体衬底支撑，所述栅极结构横向延伸超过所述漏极末端。所述半导体衬底中的漂移区从所述漏极区横向延伸至少到所述栅极结构。所述漂移区的特征在于所述漏极指形件的第一侧壁和所述栅极结构的第二侧壁之间的第一距离，并且所述栅极结构横向倾斜远离所述漏极指形件的所述漏极末端处的所述漏极区达到大于所述第一距离的第二距离。
高压半导体装置制造方法

[发明专利]LDMOS器件、LDMOS器件制造方法及芯片-CN202211205608.9有效
发明人：余山;赵东艳;陈燕宁;付振;刘芳;王帅鹏;王凯;吴波;邓永峰;刘倩倩;郁文;张同 -专利权人：北京芯可鉴科技有限公司;北京智芯微电子科技有限公司
申请日： 2022-09-30 - 公布日： 2023-01-17 - 主分类号： H01L29/78 文献下载
摘要：该LDMOS器件包括：半导体衬底以及形成在半导体衬底上的源极结构、栅极结构和漏极结构；半导体衬底内形成有漂移区和体区，栅极结构形成在源极结构和漏极结构之间；源极结构包括源极掺杂区和源极金属，源极掺杂区形成在体区内且距离半导体衬底上表面第一预设距离，源极金属与源极掺杂区相连；漏极结构包括漏极掺杂区和漏极金属，漏极掺杂区形成在漂移区内且距离半导体衬底上表面第一预设距离，漏极金属与漏极掺杂区相连；源极掺杂区与漏极掺杂区上方还形成有low‑K介质层，low‑K介质层环绕在源极金属和漏极金属的四周。
ldmos 器件制造方法芯片