[发明专利]半导体器件和包括半导体器件的半导体系统有效
| 申请号： | 201811450843.6 | 申请日： | 2018-11-30 |
| 公开（公告）号： | CN110867200B | 公开（公告）日： | 2023-09-22 |
| 发明（设计）人： | 姜栋皓;金镇昱;孙良旭 | 申请（专利权）人： | 爱思开海力士有限公司 |
| 主分类号： | G11C11/409 | 分类号： | G11C11/409;G11C7/22 |
| 代理公司： | 北京弘权知识产权代理有限公司 11363 | 代理人： | 王建国;许伟群 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 半导体器件包括延迟电路和列信号发生电路。延迟电路将写入信号延迟写入等待时间与突发操作时间之和以产生写入脉冲，将读取信号延迟以产生读取脉冲，以及产生从写入信号产生的时刻开始经过预定的时段之后被使能的预充电信号。当写入脉冲或读取脉冲输入至列信号发生电路时，列信号发生电路从芯片选择信号和命令/地址信号产生列信号。列信号是用于选择多个存储体中的一个中所包括的至少一个存储器单元的信号。 | ||
| 搜索关键词： | 半导体器件 包括 半导体 系统 | ||
【主权项】：
暂无信息
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于爱思开海力士有限公司，未经爱思开海力士有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201811450843.6/，转载请声明来源钻瓜专利网。
- 同类专利
- 存储电路的控制方法-202210348627.0
- 汪瑛 - 长鑫存储技术有限公司
- 2022-04-01 - 2023-10-24 - G11C11/409
- 本公开实施例涉及半导体技术领域，提供一种存储电路的控制方法，包括：提供存储电路，存储电路包括多个特定存储单元，特定存储单元的一端耦接于位线，另一端耦接于电荷泵，记与电荷泵耦接的一端为测试端；控制测试端处于第一电位；选择至少一个特定存储单元为目标存储单元，剩余特定存储单元为背景存储单元，并在测试端处于第一电位的条件下对背景存储单元进行第一写入操作；在进行第一写入操作后，控制测试端处于第二电位，对目标存储单元进行第二写入操作，第二电位与第一电位不同；在进行第二写入操作后，控制测试端处于第一电位。本公开实施例至少有利于在保证目标存储单元中存储的电荷量处于预期值时，不影响背景存储单元中存储的电荷量。
- 用于DRAM的奇偶校验训练方法及存储器系统-201980002267.5
- 谢博伟;詹佳谕;宣敬业;陈柔绫 - 联发科技股份有限公司
- 2019-07-03 - 2023-09-29 - G11C11/409
- 公开了一种用于动态随机存取存储器的奇偶校验训练方法，所述方法包括在所述动态随机存取存储器的写入操作中启用链路错误检查和纠正功能；以及将写入奇偶校验引脚的奇偶校验功能重新映射为数据反转功能、数据替换功能或者逻辑功能，其中通过所述写入奇偶校验引脚传输到所述动态随机存取存储器的数据用于指示对数据引脚的数据进行反转操作、逻辑操作或者替换操作。通过利用本发明，可以更好地进行动态随机存取存储器的奇偶校验训练。
- 半导体器件、数据处理系统、数据读取方法以及数据读取程序-201811326029.3
- 黄文壱;望月诚二;松原胜重;加谷俊之 - 瑞萨电子株式会社
- 2018-11-08 - 2023-09-29 - G11C11/409
- 本发明的实施例涉及半导体器件、数据处理系统、数据读取方法以及数据读取程序。本发明提供一种抑制处理延迟的半导体器件。该半导体器件配备有：多个读取单元，该多个读取单元读取在具有多个存储体的存储器中跨该多个存储体存储的数据；以及访问方法管理部分，当读取单元中的一个读取单元读取数据时，该访问方法管理部分根据除该一个读取单元之外的读取单元的操作情况，确定读取开始存储体编号为要开始读取的存储体编号，并且将所确定的读取开始存储体编号指示给该一个读取单元。
- 用于DDR的跨时钟域电路、物理接口收发器与通信系统-202320318532.4
- 张程 - 上海星思半导体有限责任公司
- 2023-02-24 - 2023-09-29 - G11C11/409
- 本申请提供了一种用于DDR的跨时钟域电路、物理接口收发器与通信系统。该跨时钟域电路包括第一FIFO模块、第二FIFO模块和合并模块。其中，第一FIFO模块，用于工作在DDR时钟的上升沿触发模式；第二FIFO模块，用于工作在DDR时钟的下降沿触发模式；合并模块，分别与第一FIFO模块和第二FIFO模块通信连接，合并模块用于对第一FIFO模块和第二FIFO模块的输出数据进行合并。本方案中通过在接收路上设置双FIFO模块来处理DDR数据，使得单FIFO模块的主频得到降低，保证了物理接口收发器的整体的功耗较低，以及提升了吞吐率，从而解决了现有技术中高吞吐量的DDR跨时钟域的功耗较高的技术问题。
- 半导体器件和包括半导体器件的半导体系统-201811450843.6
- 姜栋皓;金镇昱;孙良旭 - 爱思开海力士有限公司
- 2018-11-30 - 2023-09-22 - G11C11/409
- 半导体器件包括延迟电路和列信号发生电路。延迟电路将写入信号延迟写入等待时间与突发操作时间之和以产生写入脉冲，将读取信号延迟以产生读取脉冲，以及产生从写入信号产生的时刻开始经过预定的时段之后被使能的预充电信号。当写入脉冲或读取脉冲输入至列信号发生电路时，列信号发生电路从芯片选择信号和命令/地址信号产生列信号。列信号是用于选择多个存储体中的一个中所包括的至少一个存储器单元的信号。
- 半导体器件-201910624628.1
- 金雄来;尹荣俊 - 爱思开海力士有限公司
- 2019-07-11 - 2023-08-04 - G11C11/409
- 一种半导体器件包括突发控制电路，所述突发控制电路被配置为当输入操作设定信号时根据设定比特位的逻辑电平来产生突发信息，并且被配置为在输入读取信号的情况下从突发信息产生突发控制信号。该半导体器件还包括数据处理电路，该数据处理电路被配置为：通过根据突发控制信号的逻辑电平而对内部数据执行第一突发操作和第二突发操作来输出输出数据。
- 存储器件-202310086667.7
- 李硕汉;姜信行;孙敎民 - 三星电子株式会社
- 2023-01-18 - 2023-07-28 - G11C11/409
- 本公开提供了一种存储器件。该存储器件包括：存储单元阵列，被配置为存储数据；命令解码器，被配置为从外部接收命令以生成第一存储单元控制信号；PIM(存储器中处理器)块，被配置为基于内部存储的指令生成第二存储单元控制信号，并基于第二存储单元控制信号执行内部处理操作，该第二存储单元控制信号包括用于执行内部处理操作的命令；以及操作模式多路复用器，被配置为输出第一存储单元控制信号和第二存储单元控制信号中的任何一个，并将其提供给存储单元阵列。
- 数据写入电路和存储器-202310410904.0
- 黄克琴 - 长鑫存储技术有限公司
- 2023-04-12 - 2023-07-04 - G11C11/409
- 本发明涉及一种数据写入电路和存储器。该电路包括控制器、多级驱动模块和多个读写缓冲模块；控制器用于由写入命令译码得到列地址信号、阵列选择信号和写入标识信号；每一级驱动模块用于根据写入标识信号或者根据写入标识信号和阵列选择信号中部分存储阵列的选择标识信号，驱动数据传输至下一级的驱动模块中以及传输至对应层级的多个存储阵列的数据通道上；每个读写缓冲模块用于根据写入标识信号和对应连接的存储阵列的选择标识信号，将对应连接的数据通道上的数据传输至对应连接的存储阵列中。本发明可以降低时序匹配难度。
- 具有较高有效位子阵列字线的模块化存储器架构-202211329857.9
- P·K·维玛 - 意法半导体国际有限公司
- 2022-10-27 - 2023-06-27 - G11C11/409
- 本公开的各实施例总体上涉及具有较高有效位子阵列字线的模块化存储器架构。存储器电路包含存储器的单元阵列，所述存储器单元的阵列布置有连接到存储较低有效数据位的第一子阵列的第一字线及连接到存储较高有效数据位的第二子阵列的第二字线。将第一字线信号施加到第一字线中的被选择的字线以从第一子阵列读取较低有效位，且对读取的较低有效位执行数学运算以产生写入回到第一子阵列的经修改的较低有效位。如果读取的较低有效位饱和，则将第二字线信号施加到第二字线中的被选择的字线以从第二子阵列读取较高有效位，且对读取的较高有效位执行数学运算以产生写入回到第二子阵列的经修改的较高有效位。
- 动态存储器及其读写方法、存储装置-202210102587.1
- 戴瑾 - 北京超弦存储器研究院
- 2022-01-27 - 2023-06-02 - G11C11/409
- 本申请提供一种动态存储器及其读写方法、存储装置，动态存储器包括存储阵列、与存储阵列电连接的列选择开关、以及单比特读写电路和多比特读写电路。通过在动态存储器中同时设置多比特读写电路和单比特读写电路，列选择开关分别将存储阵列(或者存储阵列中的部分存储区域)与多比特读写电路或者单比特读写电路电连接，可以根据实际需求将存储阵列(或者存储阵列中的部分存储区域)配置成存储容量大的多比特读写模式、或者是读写速度较快的单比特读写模式，因此能够灵活地切换存储阵列的数据写入和数据读取方式，使得动态存储器能够适用于不同的应用场景，提高了动态存储器的性能。
- 动态存储器及其读写方法、存储装置-202210102588.6
- 戴瑾 - 北京超弦存储器研究院
- 2022-01-27 - 2023-06-02 - G11C11/409
- 本申请提供一种动态存储器及其读写方法、存储装置，写入模块在将外部输入数据写入存储阵列中后，读出模块从存储阵列中读取数据、并先不将所读取的数据输出，而是根据所读取的数据发送反馈信号或者第二电信号至写入模块，写入模块根据反馈信号(或者第二电信号)与外部输入数据对第一电信号进行调整，并发送调整后的当前第一电信号至被选中的写位线。之后，控制读出模块与输出电路电连接，读出模块再将从存储阵列中读取的数据输出，以完成从存储阵列中读出数据。因此，在对动态存储器进行写入操作时，同时进行读校准，通过反馈机制对写入模块发送至存储阵列的第一电信号进行调整，减小了写入数据和读出数据之间的差异。
- 一种DDR比特延迟对齐方法、装置及存储介质-201911151623.8
- 何凯;王旭亮;孙长江;陈岚 - 深圳市国微电子有限公司
- 2019-11-21 - 2023-05-23 - G11C11/409
- 本发明实施例提供DDR比特延迟对齐方法，通过可靠的读写操作后根据获得的数据调整DQS延迟找到DQ比特延迟边界，并重新读取写入的数据，再根据DQ比特的错误情况，调整正确DQ比特的延迟，逐步缩减正确DQ比特和错误DQ比特的延迟差异，达到各个DQ数据比特对齐的目的，具有操作简单，且能最大限度的达到DQ数据各比特延迟对齐的效果，执行本方案延迟校准后，不考虑亚稳态的情况下DQ数据各比特的延迟差异不会超过最小的延迟单元，实际调整受亚稳态影响延迟差异也是接近最小的延迟单元。该方案调整方向明确不反复，避免了数据采样因亚稳态而来回调整无法收敛的情况，有效减小了校准时间，达到对齐DQ比特的目的。
- 一种读出电路、存储器以及存储器数据的读出方法-202111350074.4
- 池性洙 - 长鑫存储技术有限公司
- 2021-11-15 - 2023-05-16 - G11C11/409
- 本申请公开了一种读出电路、存储器以及存储器数据的读出方法，该读出电路包括读出放大器和隔离单元；该读出放大器通过隔离单元连接位线和互补位线，位线和互补位线分别连接存储单元；隔离单元被配置为响应隔离信号断开所述读出放大器与所述位线、互补位线之间的连接；偏移消除单元，所述偏移消除单元被配置为响应偏移消除信号对所述读出放大器进行偏移消除，且所述位线或所述互补位线与所述存储单元之间电荷共享的至少部分阶段和所述偏移消除单元工作的至少部分阶段同时进行，避免了引入偏移消除后存储器访问行地址到访问列地址的存储器单元之间的周期TRCD被延长的情况，减小了TRCD延时，提高了存储器的存取速度。
- 存储器设备及形成存储器设备的方法-201811563899.2
- 李奔奔;合田晃;雷米·M·阿卜杜勒拉哈曼;伊恩·C·拉博里安特;克里希纳·K·帕拉 - 美光科技公司
- 2018-12-20 - 2023-05-12 - G11C11/409
- 本发明涉及存储器设备及形成存储器设备的方法。一些实施例包含设备及形成此类设备的方法。所述设备中的一者包含：第一存储器单元，其定位于所述设备的第一部分中的不同层中；第二存储器单元，其定位于所述设备的第二部分中的不同层中；开关，其定位于所述设备的所述第一部分与所述第二部分之间的第三部分中；第一及第二控制栅极，其存取所述第一及第二存储器单元；额外控制栅极，其定位于所述第一控制栅极与所述第二控制栅极之间以控制所述开关；第一导电结构，其具有一厚度且垂直于所述设备的所述第一部分中的所述层延伸；第一电介质结构，其在所述第一导电结构与所述第一存储器单元的电荷存储部分之间具有第一厚度；第二电介质结构，其在所述第二导电结构与所述额外控制栅极的侧壁之间具有第二厚度，所述第二厚度大于所述第一厚度。
- 存储器装置-202211388917.4
- 南炅兑;徐宁焄;张米志 - 三星电子株式会社
- 2022-11-08 - 2023-05-09 - G11C11/409
- 提供一种存储器装置。所述存储器装置包括：存储器单元阵列，连接到第一位线和互补位线；第一位线感测放大器，被配置为感测、放大并输出第一位线信号和互补位线信号，第一位线信号在第一位线上输出，并且互补位线信号在互补位线上输出；电荷传输晶体管，连接到第一位线感测放大器，并且被配置为通过第一节点的电荷传输信号选通；偏移晶体管，被配置为基于偏移移除信号连接第一节点和第二节点；以及预充电晶体管，连接在第二节点与预充电电压线之间，并且预充电晶体管被配置为基于均衡信号对第一位线或互补位线进行预充电。
- 互补型存储单元及其制备方法、互补型存储器-202010860293.6
- 罗庆;陈冰;吕杭炳;刘明;路程 - 中国科学院微电子研究所
- 2020-08-24 - 2023-05-05 - G11C11/409
- 本发明公开了一种互补型存储单元及其制备方法、互补型存储器。其中，互补型存储单元包括：控制晶体管、上拉二极管和下拉二极管，控制晶体管，用于控制存储单元的读写；上拉二极管，一端连接于正选择线，另一端连接于控制晶体管的源端，用于控制高电平输入；下拉二极管，一端连接于负选择线，另一端连接于控制晶体管的源端，用于控制低电平输入；其中，上拉二极管与下拉二极管在第一方向上相互对称设置。基于上述互补型存储单元的设计，使得本发明的互补型存储器能够实现原有功能特性的情况下，极大降低了存储器的电路复杂度，减小了存储器的面积尺寸，提高了存储器存储密度，而且还降低了存储器功耗。
- 一种存储器的操作方法-202211731083.2
- 童浩;龙少杰;缪向水 - 华中科技大学
- 2022-12-30 - 2023-04-11 - G11C11/409
- 本发明公开了一种存储器的操作方法，该操作方法包括如下步骤：接收操作指令：写入操作和刷新操作；若操作指令为写入状态1操作，则对被选中存储单元施加写入状态1的操作电压；若为写入状态0操作，则对被选中存储单元施加写入状态0的操作电压；若为刷新操作，则对被选中存储单元施加写入状态1的操作电压，并检测被选中存储单元是否存在电流，若不存在电流，则先对被选中存储单元施加写入状态0的操作电压，再对被选中存储单元施加写入状态1的操作电压；若存在电流，则对被选中存储单元施加写入状态0的操作电压。本发明在进行数据写入前无需进行读取操作，可有效缩短写入过程的操作流程，提高写入效率。
- 一种输入采样方法、电路、存储器和电子设备-202110766084.X
- 黄泽群 - 长鑫存储技术有限公司
- 2021-07-07 - 2023-01-13 - G11C11/409
- 本申请实施例公开了一种输入采样方法、电路、存储器和电子设备，所述方法包括：分别获取第一脉冲信号和第二脉冲信号；然后，对第一脉冲信号的脉冲宽度进行拓宽，得到拓宽后的第一脉冲信号；而后，基于拓宽后的第一脉冲信号对第二脉冲信号中的无效信号进行屏蔽，得到待采样信号；最后，基于时钟信号对待采样信号进行采样。这样，在信号采样前，便对无效信号进行了屏蔽，避免了无效信号被采样造成的额外功耗；同时，对信号的脉冲宽度进行了拓宽，避免了采样失效。
- 一种输入采样方法、输入采样电路及半导体存储器-202110766193.1
- 黄泽群 - 长鑫存储技术有限公司
- 2021-07-07 - 2023-01-13 - G11C11/409
- 本申请实施例提供了一种输入采样方法、输入采样电路及半导体存储器，该输入采样方法包括：接收第一脉冲信号和第二脉冲信号；对第一脉冲信号和第二脉冲信号进行逻辑运算，确定待采样信号；其中，待采样信号是根据逻辑运算结果将第二脉冲信号中的无效信号进行屏蔽得到的；对待采样信号进行采样处理，得到目标采样信号。这样，通过对第一脉冲信号和第二脉冲信号进行逻辑运算，能够将第二脉冲信号中的无效信号进行屏蔽，进而待采样信号不会随着第一脉冲信号中的无效信号进行电平状态翻转，从而降低输入采样电路的功能损耗。
- 门控数据选通信号生成电路及其信号生成方法和装置-202211224609.8
- 苏鹏洲;何亚军 - 合肥奎芯集成电路设计有限公司;上海奎芯集成电路设计有限公司
- 2022-10-09 - 2022-12-27 - G11C11/409
- 本申请提供一种门控数据选通信号生成电路及其信号生成方法和装置，所述电路包括：存储控制器、存储单元和延迟锁相环，所述延迟锁相环分别与所述存储控制器和所述存储单元通信连接；所述存储单元用于基于预设协议生成第一数据选通信号，所述存储控制器用于基于所述预设协议生成第二数据选通信号；所述延迟锁相环用于基于所述第一数据选通信号对所述第二数据选通信号进行相位更新以得到门控数据选通信号；其中，所述门控数据选通信号用于指示所述存储控制器对所述存储单元进行数据读取，能够在确保读取数据的准确性的基础上，降低电路面积和电路功耗。
- 数据读写方法、数据读取方法、三维存储器以及电子设备-202211204382.0
- 周小锋 - 西安紫光国芯半导体有限公司
- 2022-09-29 - 2022-12-23 - G11C11/409
- 本发明提供一种数据读写方法、数据读取方法、三维存储器以及电子设备，数据读写方法包括：逻辑芯片确定第一写入数据；逻辑芯片根据样本数据对第一写入数据进行压缩，得到冗余码；第一写入数据与样本数据的比特差在预设范围内；将冗余码与样本数据的存储地址存储至存储芯片的冗余存储区，逻辑芯片与存储芯片三维集成。本申请的方法实现高压缩率，减少访存数据的延时，并且降低CPU的功耗。另外，本申请的方法，在缓存区容量不足时，将至少部分数据转移，能够扩展存储容量，降低了CPU的开销。
- 适用于一个硅通路的双向信号采集电路及集成电路-202211188755.X
- 亚历山大 - 浙江力积存储科技有限公司
- 2022-09-28 - 2022-12-20 - G11C11/409
- 本发明提供一种适用于一个硅通路的双向信号采集电路及集成电路，包括：并联设置于每一个芯片处的第一元器件和第二元器件，所述第一元器件用于使信号按照第一方向传递，所述第二元器件用于使信号按照第二方式传递；所述第一元器件和第二元器件分别与连接线连接，第一元器件和第二元器通过所述连接线与相邻的芯片的硅通路连接；第一锁存器和/或第二锁存器，分别与所述第一元器件和/或第二元器连接，用于对第一元器件和/或第二元器在每个时刻所采集的信号进行记录。本发明提供的技术方案，能够通过双向信号采集电路实现在一个硅通孔内进行双向信号的传输，在保障每个芯片的位置能够有效确定的前提下，降低了硅通孔的数量。
- 存储器装置、包括存储器装置的存储器系统及其操作方法-202210631179.5
- 张豪埈;崔训对 - 三星电子株式会社
- 2022-06-06 - 2022-12-09 - G11C11/409
- 提供存储器装置、包括该存储器装置的存储器系统、以及其操作方法。操作存储器装置的方法包括：接收占空比训练请求，在第一时段中执行对写入路径的第一训练，存储第一训练的结果值，在第二时段中执行对读取路径的第二训练，存储第二训练的结果值，将第一训练的结果值发送到外部装置，以及从外部装置接收与第一训练结果值相对应的占空比调节器(DCA)代码值。
- 一种芯片位置识别方法及基于该方法的芯片时序设定方法-202211146721.4
- 亚历山大 - 浙江力积存储科技有限公司
- 2022-09-21 - 2022-12-02 - G11C11/409
- 本发明提供一种芯片位置识别方法及基于该方法的芯片时序设定方法，其先根据芯片的预设堆叠数量为每级芯片配置至少一个特征信号电路，以及与特征信号电路一一对应的特征信号，芯片堆叠上电后，特征信号电路根据前级芯片的输出信号，对本级芯片的特征信号进行赋值，从而使得每一芯片的特征信号构成的特征信号标识位形成有序数列，这样，芯片根据自身的特征信号标识位即可识别其在堆叠中的位置，以及相对堆叠中其他芯片的位置，另外，再此基础上，芯片可以根据其在堆叠中的位置，自动地为本级芯片设置时序，解决了堆叠芯片位置无法识别以及堆叠后芯片时序设定复杂的技术问题。
- 使用多阶存储单元的存储装置及数据存取方法-202110972835.3
- 李永骏;胡瀚文;林柏榕;王淮慕 - 旺宏电子股份有限公司
- 2021-08-24 - 2022-10-18 - G11C11/409
- 本公开提供一种存储装置及数据存取方法，其中存储装置包括存储器电路及控制电路。存储器电路包括多个多阶存储单元，各多阶存储单元用以于至少一第一页面、一第二页面、及一第三页面中存储至少一第一位、一第二位、及一第三位。控制电路用于根据相关于第一位的一次读取操作来读取第一位，根据相关于第二位的M次读取操作来读取第二位，并根据相关于第三位的N次读取操作来读取第三位，其中，M与N的差值小于等于1。
- 半导体存储器件-201811188187.7
- 金泰均 - 爱思开海力士有限公司
- 2018-10-12 - 2022-09-27 - G11C11/409
- 本发明提供一种半导体存储器件，包括：多个存储体，每个存储体具有专用线，并且共用全局线；多个子全局线，其由所述多个存储体之中的相邻的存储体共用；多个数据输入/输出电路，其分别经由专用线耦接到所述多个存储体，并且分别响应于存储体选通信号而将对应的存储体的专用线耦接到子全局线；以及多个数据干预块，其分别对应于所述多个子全局线，并且响应于读取选通信号或延迟写入选通信号而将全局线耦接到对应的子全局线。
- 存储单元和存储器-201910245116.4
- 丁健平;钟石强 - 龙芯中科技术股份有限公司
- 2019-03-28 - 2022-08-23 - G11C11/409
- 本发明实施例提供一种存储单元和存储器，该存储单元包括存储结构和写入结构，所述写入结构包括第一部件、第二部件和开关电路；所述第一部件与所述存储结构连接，所述第二部件分别与所述存储结构和所述开关电路连接，所述开关电路还与电源连接；所述开关电路用于，在接收到写入端发送的第一信号时导通，使得所述第二部件与所述电源连通，在接收到所述写入端发送的第二信号时，使得所述第二部件与所述电源断开；所述第一部件和所述第二部件用于根据所述写入端发送的信号执行写入操作。用于降低存储单元的能量损耗。
- 驱动电路-202110032626.0
- 龚园媛 - 长鑫存储技术有限公司
- 2021-01-11 - 2022-07-19 - G11C11/409
- 本申请提供一种驱动电路，包括：驱动单元、预驱动模块和阻值选择电路。所述驱动单元的上拉电阻可调节；所述预驱动模块与M个所述驱动单元连接，通过驱动控制信号控制所述M个所述驱动单元的的上拉电阻和上拉电阻的阻值，所述M为大于1的整数；所述阻值选择电路与所述预驱动模块连接，用于根据选择信号选择第一编码和第二编码之一输出作为目标编码，所述预驱动模块根据所述目标编码输出所述驱动控制信号。本申请的驱动电路可以提高DRAM数据读写的速度、完整性和准确性。
- 数据迁移动态随机存取存储器-201911137490.9
- R·M·沃克;P·罗森菲尔德;P·A·拉弗拉塔 - 美光科技公司
- 2019-11-19 - 2022-06-28 - G11C11/409
- 本申请涉及数据迁移动态随机存取存储器。一种设备可以包含至少两个接口，即支持数据迁移操作的第一接口和支持与主机装置相关联的存取操作的第二接口。在一些情况下，所述存取操作可以是根据行业标准或规范(例如DRAM接口规范)的信号或协议。所述第二接口可以促进支持行业标准应用，而支持数据迁移操作的所述第一接口可以提供用于在所述设备内迁移数据的改进的带宽。所述设备可以包含与所述接口耦合的缓冲器以及包含存储器单元的两个或更多个存储体的存储体集群。当主机装置对所述存储体集群中的存储体进行寻址时，所述设备可以使用所述缓冲器和所述存储体集群中的不同存储体执行一或多个数据迁移操作。
- 存储器及电子设备-202220340250.X
- 张建军;金伟民 - 北京兆易创新科技股份有限公司
- 2022-02-18 - 2022-06-28 - G11C11/409
- 本实用新型公开了一种存储器及电子设备，其中，该存储器包括：字线延迟锁相环、第一字线驱动器、第二字线驱动器、读出电路及存储单元阵列；字线延迟锁相环分别连接第一字线驱动器及第二字线驱动器；第一字线驱动器连接字线的第一端，第二字线驱动器连接字线的第二端；存储单元阵列通过位线连接读出电路；字线延迟锁相环同时控制发送字线时钟信号至第一字线驱动器及第二字线驱动器；第一字线驱动器及第二字线驱动器同时将字线驱动信号提供到字线，读出电路通过位线读出信号。本实用新型能够消除字线远端的驱动信号及字线近端的驱动信号的延时差，提高存储器的读出速度。
- 专利分类
