[发明专利]半导体存储器件有效
| 申请号： | 201811188187.7 | 申请日： | 2018-10-12 |
| 公开（公告）号： | CN110197686B | 公开（公告）日： | 2022-09-27 |
| 发明（设计）人： | 金泰均 | 申请（专利权）人： | 爱思开海力士有限公司 |
| 主分类号： | G11C11/409 | 分类号： | G11C11/409;G11C11/4096 |
| 代理公司： | 北京弘权知识产权代理有限公司 11363 | 代理人： | 许伟群;郭放 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明提供一种半导体存储器件，包括：多个存储体，每个存储体具有专用线，并且共用全局线；多个子全局线，其由所述多个存储体之中的相邻的存储体共用；多个数据输入/输出电路，其分别经由专用线耦接到所述多个存储体，并且分别响应于存储体选通信号而将对应的存储体的专用线耦接到子全局线；以及多个数据干预块，其分别对应于所述多个子全局线，并且响应于读取选通信号或延迟写入选通信号而将全局线耦接到对应的子全局线。 | ||
| 搜索关键词： | 半导体 存储 器件 | ||
【主权项】：
1.一种半导体存储器件，包括：多个存储体，每个存储体具有专用线，并且共用全局线；多个子全局线，其由所述多个存储体之中的相邻的存储体共用；多个数据输入/输出电路，其分别经由所述专用线耦接到所述多个存储体，并且分别响应于存储体选通信号而将对应的存储体的所述专用线耦接到所述子全局线；以及多个数据干预块，其分别对应于所述多个子全局线，并且响应于读取选通信号或延迟写入选通信号而将所述全局线耦接到对应的子全局线。
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