[发明专利]半导体器件和包括半导体器件的半导体系统

说明书

半导体器件包括延迟电路和列信号发生电路。延迟电路将写入信号延迟写入等待时间与突发操作时间之和以产生写入脉冲，将读取信号延迟以产生读取脉冲，以及产生从写入信号产生的时刻开始经过预定的时段之后被使能的预充电信号。当写入脉冲或读取脉冲输入至列信号发生电路时，列信号发生电路从芯片选择信号和命令/地址信号产生列信号。列信号是用于选择多个存储体中的一个中所包括的至少一个存储器单元的信号。

相关申请的交叉引用

本申请要求2018年8月27日在韩国知识产权局提交的韩国专利申请10-2018-0100606的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及半导体器件和包括半导体器件的半导体系统，且更具体而言，涉及顺序地执行写入操作、读取操作和预充电操作的半导体器件和包括此半导体器件的半导体系统。

背景技术

总体而言，诸如动态随机存取存储(DRAM)器件的半导体存储器件可以包括用于储存数据的多个存储器单元。DRAM单元可以配置成包括单元电容器和单元晶体管。DRAM单元可以连接到位线且可以构成多个存储体。

半导体存储器件可以配置成执行用于在存储器单元中储存数据的写入操作、用于输出储存在存储器单元中的数据的读取操作、以及用于改善读取操作或写入操作的操作速度的预充电操作。从写入操作中数据输入到半导体器件的时间点开始，在与储存数据在半导体存储器件中所必需的物理时间相对应的写入恢复时间(tWR)之后，执行预充电操作。

发明内容

根据一个实施例，一种半导体器件包括延迟电路和列信号发生电路。延迟电路将写入信号延迟写入等待时间与突发操作时间之和以产生写入脉冲，将读取信号延迟以产生读取脉冲，以及产生预充电信号，所述预充电信号在从所述写入信号产生的时刻开始经过预定时段之后被使能。当所述写入脉冲或所述读取脉冲输入至所述列信号发生电路时，所述列信号发生电路从芯片选择信号和命令/地址信号产生列信号。所述列信号是用于选择包括在多个存储体中的一个中的至少一个存储器单元的信号。

根据另一个实施例，一种半导体器件包括命令解码器、延迟电路和列信号发生电路。所述命令解码器配置成与时钟信号同步以产生写入信号和读取信号，所述写入信号和所述读取信号根据芯片选择信号和命令/地址信号的逻辑电平组合而被顺序使能。所述延迟电路根据写入等待信息信号和突发操作信息信号将所述写入信号延迟第一延迟时间以产生写入脉冲，将所述读取信号延迟以产生读取脉冲，以及根据写入恢复信号将所述写入脉冲延迟第二延迟时间以产生预充电信号。当所述写入脉冲或所述读取脉冲输入至所述列信号发生电路时，所述列信号发生电路从所述芯片选择信号和所述命令/地址信号产生列信号。所述列信号是用于选择包括在多个存储体中的一个中的至少一个存储器单元的信号。

根据另一个实施例，一种半导体系统包括第一半导体器件和第二半导体器件。所述第一半导体器件输出芯片选择信号、时钟信号、命令/地址信号、写入等待信息信号、突发操作信息信号以及写入恢复信号。此外，第一半导体器件接收和/或输出数据。所述第二半导体器件与所述时钟信号同步以对根据所述芯片选择信号和所述命令/地址信号的逻辑电平组合激活的存储体顺序执行写入操作和读取操作。另外，第二半导体器件与所述时钟信号同步以在执行所述读取操作之后根据所述写入等待信息信号、所述突发操作信息信号以及所述写入恢复信号执行预充电操作。

附图说明

图1示出说明根据本公开的一个实施例的半导体器件的配置的框图。

图2示出说明根据本公开的一个实施例的用于半导体器件的操作的命令地址的各个逻辑电平组合的表格。

图3示出说明图1的半导体器件中所包括的延迟电路的配置的框图。

图4示出说明图3的延迟电路中所包括的预充电信号发生电路的配置的框图。

图5示出说明图4的预充电信号发生电路中所包括的移位电路的配置的框图。