[发明专利]半导体器件制作方法、半导体器件及电子装置在审

申请号：	201610362706.1	申请日：	2016-05-27
公开（公告）号：	CN107437544A	公开（公告）日：	2017-12-05
发明（设计）人：	邓浩	申请（专利权）人：	中芯国际集成电路制造（上海）有限公司
主分类号：	H01L27/088	分类号：	H01L27/088;H01L21/8234
代理公司：	北京市磐华律师事务所11336	代理人：	高伟,张建
地址：	201203 ***	国省代码：	上海;31
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摘要：	本发明提供一种半导体器件的制作方法，其包括提供半导体衬底，所述半导体衬底上至少形成有第一硅鳍结构和第二硅鳍结构；在所述第一硅鳍结构和第二硅鳍结构两侧形成硅锗层；向第二硅鳍结构两侧的硅锗层注入锗以提高该硅锗层的锗浓度；执行SiGe浓缩工艺以使所述第一硅鳍结构和第二硅鳍结构转变为第一硅锗鳍结构和第二硅锗鳍结构，其中，所述第二硅锗鳍结构的锗浓度大于所述第一硅锗鳍结构的锗浓度。本发明提出的半导体器件的制作方法，可以在半导体衬底上形成不同锗浓度的硅锗鳍结构，使得鳍结构中电子和空穴迁移能力增强，提高了半导体器件的性能。
搜索关键词：	半导体器件制作方法电子装置
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【主权项】：

一种半导体器件的制作方法，其特征在于，包括下述步骤：提供半导体衬底，所述半导体衬底上至少形成有第一硅鳍结构和第二硅鳍结构；在所述第一硅鳍结构和第二硅鳍结构两侧形成硅锗层；向所述第二硅鳍结构两侧的硅锗层注入锗以提高该硅锗层的锗浓度；执行SiGe浓缩工艺以使所述第一硅鳍结构和第二硅鳍结构转变为第一硅锗鳍结构和第二硅锗鳍结构，其中，所述第二硅锗鳍结构的锗浓度大于所述第一硅锗鳍结构的锗浓度。

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摘要：本公开的实施例涉及具有不同电学特性的不对称结构构型的MOSFET器件。带有不同电学特性的第一和第二晶体管由具有第一类型掺杂物的衬底支撑。该第一晶体管包括：在该衬底之内具有该第一类型掺杂物的阱区、在该阱区之内具有第二类型掺杂物的第一本体区以及在该第一本体区之内并且从该阱区横向地偏移了第一沟道的第一源极区。该第二晶体管包括在该半导体衬底层之内具有该第二类型掺杂物的第二本体区以及在该第二本体区之内并且从该衬底的材料横向地偏移了第二沟道的第二源极区，该第二沟道具有的长度大于该第一沟道的长度。栅极区在该第一本体区和该第二本体区的多个部分之上延伸以分别用于该第一沟道和该第二沟道。

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摘要：提供了一种半导体装置，所述半导体装置包括：基底；层间介电层，位于基底上，并具有第一开口和第二开口；第一栅极图案，位于第一开口中，并包括堆叠的第一逸出功图案、第一导电阻挡图案、第一阻挡图案和导电图案；第二栅极图案，位于第二开口中。第二栅极图案包括第二逸出功图案和第二导电阻挡图案，第二逸出功图案包括与第一逸出功图案的材料相同的材料，第二导电阻挡图案位于第二逸出功图案上并填充第二开口。第二导电阻挡图案包括与导电图案的材料不同且与第一阻挡图案的材料不同的材料。

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摘要：本发明公开了一种终端沟槽结构的双管芯器件及其制作方法。本发明当漏极加压时，P‑体区和N‑外延层形成耗尽层，并截至于终端，通过终端沟槽栅氧耐压来提升整个终端结构的击穿电压，降低器件反向漏电流的目的。P‑体区为一个整体结构，无需在制作P‑体区前在栅氧化层上侧涂胶光刻。将连接孔分成两个步骤制作，在第二混合气体下刻蚀时，第二混合气体形成的保护膜较薄，进而将第二连接孔设置成圆形或椭圆形状，在进行孔注入和扩散后，形成的接触区呈月牙状，接触区分布的面积更广，有利于基区电阻的减小，从而防止寄生三极管的导通，进而提高了UIS能力，效果显著。通过以上改进本发明的器件的击穿电压约可提高8%，导通电阻可降低0.6％。

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摘要：在描述的示例中，具有垂直漏极延伸式MOS晶体管(110)的半导体器件(100)可通过形成深沟槽结构(104)形成，以限定至少一个垂直漂移区域(108)，该垂直漂移区域108在至少两个相反的侧面与深沟槽结构(104)相邻。深沟槽结构(104)包括介电内衬(124)。深沟槽结构(104)被隔开以为漂移区域(108)形成RESURF区域。垂直栅极(114)形成于深沟槽结构(104)的介电内衬(124)中的垂直取向的栅极沟槽中，该深沟槽结构(104)邻接垂直漂移区域(108)。为晶体管体(118)植入掺杂剂的体植入掩模也用作在介电内衬(124)中形成垂直取向的栅极沟槽的刻蚀掩模。

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摘要：本发明提供能够降低导通电阻的半导体装置。半导体装置具备：半导体层，具有第一面和第二面；第一半导体区域；第一导电型的第二半导体区域，位于第一半导体区域与第一面之间，杂质浓度比第一半导体区域低；第二导电型的第三半导体区域及第四半导体区域，位于第二半导体区域与第一面之间；第一导电型的第五半导体区域，位于第三半导体区域与第一面之间；第一导电型的第六半导体区域，位于第四半导体区域与第一面之间；第一导电型的第七半导体区域，设于第三半导体区域与第四半导体区域之间，位于第一半导体区域与第一面之间，杂质浓度比第二半导体区域的第一导电型杂质浓度高；第一栅极电极；第二栅极电极和第一栅极绝缘膜；以及第二栅极绝缘膜。

包括鳍型场效应晶体管的半导体器件及其制造方法-201910068503.5
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申请日： 2019-01-24 - 公布日： 2019-10-01 - 主分类号： H01L27/088
摘要：一种半导体器件和制造半导体器件的方法，该器件包括：从衬底突出的有源图案；多个栅极结构，每个栅极结构包括栅电极并交叉有源图案；以及在所述多个栅极结构之间的源极/漏极区域，其中源极/漏极区域包括与有源图案中的凹陷区域的底表面接触的高浓度掺杂层、与高浓度掺杂层的上表面和凹陷区域的侧壁接触的第一外延层、以及在第一外延层上的第二外延层，并且高浓度掺杂层具有与凹陷区域的底表面接触的第一区域以及与凹陷区域的侧壁接触的第二区域，第一区域比第二区域宽。

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申请日： 2019-02-18 - 公布日： 2019-10-01 - 主分类号： H01L27/088
摘要：提供了一种半导体装置。所述半导体装置包括：有源图案，位于基底上；栅极结构，与有源图案交叉；源极/漏极图案，在栅极结构一侧处位于有源图案上；接触插塞，位于源极/漏极图案上；以及导电图案，位于源极/漏极图案与接触插塞之间，其中，源极/漏极图案包括与导电图案相邻的阻挡层，其中，阻挡层包括氧原子。

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申请日： 2019-03-12 - 公布日： 2019-09-24 - 主分类号： H01L27/088
摘要：本公开涉及反相电路。一种反相器包括半导体衬底。Z²‑FET开关设置在半导体衬底的第一表面处，并且又一开关设置在半导体衬底的第一表面处。又一开关和Z²‑FET开关具有耦合在第一参考端子和第二参考端子之间的电流路径。

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摘要：本发明提供了一种集成电路装置及其形成方法。所述集成电路(IC)装置包括：在衬底上沿着第一方向彼此相邻的第一区域和第二区域；在所述第一区域和所述第二区域中的每一个中沿着与所述第一方向垂直的第二方向延伸的鳍图案；沿着所述第一方向延伸并且与所述鳍图案相交的栅电极；以及位于所述第一区域与所述第二区域之间的隔离区域，所述隔离区域的底部相对于所述衬底的底部具有不均一的高度。

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摘要：本发明提供一种柔性SOI器件结构及其制备方法，该结构自下而上依次包括：柔性衬底；第一背栅区、第二背栅区以及背栅间隔离部；绝缘埋层；位于绝缘埋层上方的第一有源区、第二有源区，以及器件隔离部，该第一、第二有源区分别包括：栅区、位于栅区下的体区、以及分别位于体区横向两端的源极和漏极；位于最上方的层间介质层；以及依次贯穿层间介质层、器件隔离部以及绝缘埋层的接触孔，接触孔中填充导电材料形成接触部，通过接触部对第一背栅区和第二背栅区施加偏压；其中，第一背栅区和第二背栅区通过背栅间隔离部彼此电隔离。本发明通过增加背栅间隔离部，实现背栅器件的独立调制，同时本发明还实现了该柔性SOI器件结构的柔性化制备。

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申请日： 2015-11-26 - 公布日： 2019-09-10 - 主分类号： H01L27/088
摘要：本发明的各个实施例涉及具有引入不同电学特性的不对称结构构型的MOSFET器件。带有不同电学特性的第一和第二晶体管由具有第一类型掺杂物的衬底支撑。该第一晶体管包括：在该衬底之内具有该第一类型掺杂物的阱区、在该阱区之内具有第二类型掺杂物的第一本体区以及在该第一本体区之内并且从该阱区横向地偏移了第一沟道的第一源极区。该第二晶体管包括在该半导体衬底层之内具有该第二类型掺杂物的第二本体区以及在该第二本体区之内并且从该衬底的材料横向地偏移了第二沟道的第二源极区，该第二沟道具有的长度大于该第一沟道的长度。栅极区在该第一本体区和该第二本体区的多个部分之上延伸以分别用于该第一沟道和该第二沟道。

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摘要：本发明公开了一种双管芯器件及其制作方法。本发明当从漏极加压时，P‑体区扩展和N‑外延层形成耗尽层，源区底部的耗尽层和终端区的耗尽层缓变并截至于终端，从而弱化芯片边缘电场，实现提升整个终端结构的击穿电压，降低器件反向漏电流的目的。本发明将连接孔分成两个步骤制作，在第二混合气体下刻蚀时，第二混合气体形成的保护膜较薄，进而将第二连接孔设置成圆形或椭圆形状，在进行孔注入和扩散后，形成的接触区呈月牙状，接触区分布的面积更广，有利于基区电阻的减小，从而防止寄生三极管的导通，进而提高了UIS能力，效果显著。通过以上改进，本发明的器件的击穿电压约可提高11％，导通电阻约可降低3.3％。

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发明人：杨智伟;刘玉峰;柯建村;许家福;杨玉如;刘恩铨 -专利权人：联华电子股份有限公司
申请日： 2014-09-26 - 公布日： 2019-08-06 - 主分类号： H01L27/088
摘要：本发明公开一种集成电路与其形成方法，该集成电路包含一基底、一第一晶体管、一第二晶体管以及一第三晶体管。第一晶体管具有一第一金属栅极，其具有一第一底阻障层、一第一功函数金属层以及一第一金属层。第二晶体管具有一第二金属栅极，其具有一第二底阻障层、一第二功函数金属层以及一第二金属层。第三晶体管具有一第三金属栅极，其具有第三底阻障层、一第三功函数金属层以及一第三金属层。第一晶体管、第二晶体管与第三晶体管具有相同导电型，第一底阻障层中氮原子浓度>第二底阻障层中氮原子浓度>第三底阻障层中氮原子浓度。

半导体器件-201910067000.6
发明人：申洪湜;李相贤;安学润;吴省翰;吴怜默 -专利权人：三星电子株式会社
申请日： 2019-01-24 - 公布日： 2019-08-02 - 主分类号： H01L27/088
摘要：一种半导体器件包括：在半导体基板上的金属图案；覆盖金属图案的蚀刻停止层，该蚀刻停止层包括顺序堆叠的第一绝缘层、第二绝缘层和第三绝缘层；在蚀刻停止层上的层间电介质层；和穿透层间电介质层和蚀刻停止层的接触插塞，该接触插塞连接到金属图案，其中第一绝缘层包括包含金属性元素和氮的第一绝缘材料，其中第二绝缘层包括含碳的第二绝缘材料，以及其中第三绝缘层包括不含金属性元素和碳的第三绝缘材料。

一种具有保护环的超结MOSFET器件-201710667823.3
发明人：任敏;罗蕾;李佳驹;谢驰;李泽宏;张波 -专利权人：电子科技大学
申请日： 2017-08-07 - 公布日： 2019-08-02 - 主分类号： H01L27/088
摘要：本发明提供了一种具有保护环的超结MOSFET器件，属于功率器件技术领域。本发明器件的有源区中具有至少一个由元胞阵列和环绕于元胞阵列外围的保护环构成的组合单元；任意一个元胞的结构自下而上包括金属化漏极、衬底、外延区、柱区和体区一、栅极以及金属化源极，所述元胞阵列外围的外延区内还设置有环区及其内的体区二，体区一、体区二、柱区及环区的导电类型均与外延区导电类型相反。通过合理控制环区相较柱区的掺杂量导致保护环处电荷失衡，从而改变雪崩击穿路径并将雪崩击穿点固定在保护环处，避免雪崩电流流经寄生三极管基区电阻使其开启，从而提高了超结功率器件抗UIS失效能力，进而提高了超结功率器件的可靠性。

包括凹槽中的应力源的半导体器件及其形成方法-201910156871.5
发明人：申东石;姜显澈;卢东贤;朴判贵;慎居明;李来寅;李哲雄;郑会晟;金永倬 -专利权人：三星电子株式会社
申请日： 2013-11-19 - 公布日： 2019-07-26 - 主分类号： H01L27/088
摘要：本发明公开了一种包括凹槽中的应力源的半导体器件和形成该半导体器件的方法。所述方法可以包括在有源区中形成沟槽，所述沟槽可以包括所述有源区的凹口部分。所述方法还可以包括在所述沟槽中形成嵌入式应力源。所述嵌入式应力源可以包括下部半导体层和上部半导体层，所述上部半导体层的宽度窄于所述下部半导体层的宽度。所述上部半导体层的侧部可以不与所述下部半导体层的侧部对准，并且所述上部半导体层的最上表面可以高于所述有源区的最上表面。

半导体装置、开关电源用控制IC以及开关电源装置-201510012979.9
发明人：齐藤俊 -专利权人：富士电机株式会社
申请日： 2015-01-09 - 公布日： 2019-07-26 - 主分类号： H01L27/088
摘要：本发明提供一种不使用电阻分压电路能够实现输入电压检测功能的半导体装置、开关电源用控制IC以及开关电源装置。在启动元件的漏区101内部设置有由p型区域110、集电区111以及发射区112构成的npn型元件83。在第一层间绝缘膜107上设置有npn型元件83的集电极布线121、兼作npn型元件83的发射极布线和启动元件的漏极布线的发射极‑漏极布线122、启动元件的源极布线123、以及启动元件的栅极布线124。在集电极布线121连接有兼作启动元件的输入端子和npn型元件83的输入端子的第一金属布线131。npn型元件83作为用于检测施加在第一金属布线131的输入电压的降低的输入电压检测机构发挥功能。

半导体装置-201811285463.1
发明人：金柱然;洪世基 -专利权人：三星电子株式会社
申请日： 2018-10-31 - 公布日： 2019-07-19 - 主分类号： H01L27/088
摘要：提供一种半导体装置，所述半导体装置包括：基底，具有第一区域和第二区域；第一沟槽，位于第一区域中；以及第一PMOS晶体管和第二PMOS晶体管，分别位于第一区域和第二区域中。所述第一晶体管包括第一栅极绝缘层、位于第一栅极绝缘层上并与第一栅极绝缘层接触的第一TiN层以及位于第一TiN层上并与第一TiN层接触的第一栅电极。所述第二晶体管包括第二栅极绝缘层、位于第二栅极绝缘层上并与第二栅极绝缘层接触的第二TiN层以及位于第二TiN层上并与第二TiN层接触的第一TiAlC层。第一栅极绝缘层、第一TiN层和第一栅电极位于第一沟槽内。第一栅电极不包括铝。第一晶体管的阈值电压小于第二晶体管的阈值电压。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]半导体器件制作方法、半导体器件及电子装置在审

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