[发明专利]用于CMOS的双轴向拉伸应变的Ge沟道有效

申请号：	201380081249.3	申请日：	2013-12-27
公开（公告）号：	CN106062953B	公开（公告）日：	2020-01-21
发明（设计）人：	P·马吉;N·慕克吉;R·皮拉里塞;W·拉赫马迪;R·S·周	申请（专利权）人：	英特尔公司
主分类号：	H01L27/092	分类号：	H01L27/092;H01L21/8238;H01L29/78
代理公司：	72002 永新专利商标代理有限公司	代理人：	陈松涛;韩宏
地址：	美国加***	国省代码：	美国;US
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摘要：	一种装置，包括：互补金属氧化物半导体(CMOS)反相器，该反相器包括n沟道金属氧化物半导体场效应晶体管(MOSFET)；以及p沟道MOSFET，其中，n沟道MOSFET中的沟道的材料和p沟道MOSFET中的沟道的材料经受双轴向拉伸应变。一种方法，包括：形成n沟道金属氧化物半导体场效应晶体管(MOSFET)；形成p沟道MOSFET；以及连接n沟道MOSFET和p沟道MOSFET的栅极电极，并且连接n沟道MOSFET和p沟道MOSFET的漏极区，其中，n沟道MOSFET中的沟道的材料和p沟道MOSFET中的沟道的材料经受双轴向拉伸应变。
搜索关键词：	用于 cmos 轴向拉伸应变 ge 沟道
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【主权项】：

1.一种半导体装置，包括：/n互补金属氧化物半导体(CMOS)反相器，所述互补金属氧化物半导体(CMOS)反相器包括n沟道金属氧化物半导体场效应晶体管MOSFET和p沟道MOSFET，其中，所述n沟道MOSFET中的沟道的材料和所述p沟道MOSFET中的沟道的材料是锗并经受双轴向拉伸应变，/n其中，所述n沟道MOSFET和所述p沟道MOSFET中的每个MOSFET的沟道都被布置在缓冲层上，并且所述缓冲层包括具有比所述n沟道MOSFET中的沟道的材料和所述p沟道MOSFET中的沟道的材料的晶格常数大的晶格常数的材料。/n

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摘要：一种半导体器件，其可以包括：有源鳍，所述有源鳍通过有源鳍之间的凹部彼此间隔开，所述有源鳍中的每一个从衬底的上表面突出；隔离结构，其包括在凹部的下部的下表面上和侧壁上的衬垫，以及在所述衬垫上的阻挡图案，所述阻挡图案填充所述凹部的下部的剩余部分并且包括氮化物、碳化物或多晶硅；栅电极结构，其在有源鳍和隔离结构上；以及源极/漏极层，其在所述有源鳍中的每一个有源鳍的与所述栅电极结构相邻的部分上。

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摘要：一种装置，包括：互补金属氧化物半导体(CMOS)反相器，该反相器包括n沟道金属氧化物半导体场效应晶体管(MOSFET)；以及p沟道MOSFET，其中，n沟道MOSFET中的沟道的材料和p沟道MOSFET中的沟道的材料经受双轴向拉伸应变。一种方法，包括：形成n沟道金属氧化物半导体场效应晶体管(MOSFET)；形成p沟道MOSFET；以及连接n沟道MOSFET和p沟道MOSFET的栅极电极，并且连接n沟道MOSFET和p沟道MOSFET的漏极区，其中，n沟道MOSFET中的沟道的材料和p沟道MOSFET中的沟道的材料经受双轴向拉伸应变。

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摘要：提供了半导体器件和形成该半导体器件的方法。该半导体器件可以包括衬底、在衬底上彼此相邻的成对半导体图案、在该成对半导体图案上的栅电极、连接到该成对半导体图案的源极/漏极图案、以及在该成对半导体图案的表面上的铁电图案。该成对半导体图案的所述表面可以彼此面对，并且铁电图案可以限定该成对半导体图案之间的第一空间。栅电极可以包括在第一空间中的功函数金属图案。

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申请日： 2019-03-19 - 公布日： 2020-01-07 - 主分类号： H01L27/092
摘要：本申请提供一种半导体装置。该半导体装置中的第一栅极结构与第二栅极结构各自在第一方向中延伸。第一导电接点与第二导电接点各自在第一方向中延伸，且第一导电接点与第二导电接点以及第一栅极结构与第二栅极结构在第二方向中分开。第一隔离结构在第二方向中延伸，并分开第一栅极结构与第二栅极结构。第二隔离结构在第二方向中延伸，并分开第一导电接点与第二导电接点。第一栅极结构电性耦接至第一电性节点。第二栅极结构电性耦接至第二电性节点，且第一电性节点与第二电性节点不同。第一导电接点电性耦接至第二电性节点。第二导电接点电性耦接至第一电性节点。

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摘要：提供了一种半导体器件，所述半导体器件可以包括：第一沟道，位于基底的第一区域上，并且在与基底的上表面基本垂直的竖直方向上彼此间隔开；第二沟道，位于基底的第二区域上，并且在竖直方向上彼此间隔开；第一栅极结构，位于基底的第一区域上，并且覆盖第一沟道中的每个的表面的至少一部分；以及第二栅极结构，位于基底的第二区域上，并且覆盖第二沟道中的每个的表面的至少一部分。第二沟道可以设置在与第一沟道中对应的第一沟道的高度基本相同的高度处，第二沟道中的最下面的第二沟道的高度可以比第一沟道中的最下面的第一沟道的高度高。

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摘要：本发明的实施例提供了一种半导体器件，包括第一晶体管和第二晶体管。第一晶体管包括具有第一浓度的第一块状区域中的第一源极区域以及具有第一栅极。第二晶体管包括具有比第一浓度高的第二浓度的第二块状区域中的第二源极区域。第二源极区域与第一源极区域和第一栅极连接。

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摘要：本公开的实施例涉及半导体器件及其制造方法。在半导体器件中，半导体衬底包括块体层、设置在块体层上的至少一部分区域中的掩埋氧化物层、以及掩埋氧化物层上的表面单晶层。电感器设置在半导体衬底的主表面侧上方，表面单晶层布置在半导体衬底的主表面侧。为了增大电感器的Q值，接地屏蔽是在电感器下方和掩埋氧化物层下方的块体层中形成的杂质区域。

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摘要：一种半导体器件，包括在其中具有有源图案的基板、横跨有源图案延伸的栅电极和在有源图案上与栅电极横向相邻的源/漏区。该器件还包括接触结构，该接触结构包括在源/漏区上的第一接触、在第一接触上的第二接触以及在第一和第二接触的侧壁上的间隔物。

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摘要：本申请公开了用于苛刻介质的基于CMOS的器件。一种半导体器件(100)，包括：第一掺杂半导体层(112)、第二掺杂半导体层(122)、氧化物层(127)，并且包括互连(129)，该氧化物层(127)覆盖第一掺杂半导体层(112)和第二掺杂半导体层(122)；第一掺杂半导体层借助互连(129)与第二掺杂半导体层(122)电连接，该互连(129)跨越第二掺杂半导体层(122)的侧壁(133)；互连包括所述氧化物层(127)中的金属填充的狭缝(123)；至少一个电子组件(115)，被形成在第一半导体层(112)和/或第二半导体层(122)中；该半导体器件还包括钝化层(128)，该钝化层(128)覆盖第一掺杂半导体层(112)、第二掺杂半导体层(122)和氧化物层(127)。

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摘要：本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底的源漏区中形成用于外延生长锗硅层的凹槽；对所述凹槽实施原位表面清洗处理，以去除残留于所述凹槽的侧壁及底部的蚀刻残留物和杂质；对所述凹槽实施低温除水汽处理；对所述凹槽实施高温烘焙处理，以去除半导体衬底表面发生氧化所形成的自然氧化层；在所述凹槽中外延生长锗硅层。根据本发明，可以进一步提高所述锗硅层的质量，提升PMOS的性能。

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申请日： 2016-04-08 - 公布日： 2019-12-17 - 主分类号： H01L27/092
摘要：本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法、电子装置。所述方法包括：提供基底，在所述基底上形成有若干相互间隔设置的鳍片，在所述基底上还形成有具有凹槽的隔离材料层，所述隔离材料层覆盖所述鳍片并通过所述凹槽露出所述鳍片的上端；在所述鳍片和所述隔离材料层上依次形成介电层和功函数层；在所述功函数层上沉积阻挡层，在沉积所述阻挡层的过程中进行原位重掺杂；沉积金属材料，以填充所述凹槽，在所述功函数层上形成金属电极。通过所述重掺杂的阻挡层的设置，很好的解决了金属电极中的杂质进入所述功函数层的问题，使得所述功函数层更加稳定，进而提高了器件的性能和良率。

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摘要：本申请涉及一种集成功率器件及其制作方法，属于半导体技术领域。该器件包括：第一类型衬底，间隔设置于第一类型衬底上的主功率器件和至少一个从功率器件，在每个从功率器件的外围区域的衬底上设置的第二类型掺杂环。该第二类型掺杂环使得外围区域形成交错排布的P型环和N型环，第一类型为N型、第二类型为P型，或，第一类型为P型、第二类型为N型。在每个从功率器件的外围区域的衬底上设置第二类型掺杂环，使得外围区域形成交错排布的P型环和N型环，从而在从功率器件的外围形成一个或多个PN结结构，实现从功率器件与从功率器件/主功率器件之间的隔离。

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摘要：提供了具有功函数金属的半导体器件。所述半导体器件包括：基底，具有逻辑区域；活性区，位于逻辑区域中；绝缘层，布置在基底上并且被构造为覆盖活性区；以及栅电极，被构造为覆盖活性区的侧表面并且与活性区交叉，所述栅电极包括位于活性区中的P功函数金属层、位于P功函数金属层上的N功函数金属层以及位于N功函数金属层上的阻挡金属层。

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发明人：豊田善昭 -专利权人：富士电机株式会社
申请日： 2019-04-01 - 公布日： 2019-11-26 - 主分类号： H01L27/092
摘要：提供一种能够使输出级元件的特性与用于控制输出级元件的电路元件的特性调和来高效地改善双方的特性的半导体集成电路及其制造方法。具备：设置在n^‑型的支承层上的p型的阱区；设置于阱区内的p⁺型的电路侧埋入层；设置在阱区上且电路侧埋入层上的n⁺型的第一端子区和第二端子区；设置在支承层上的p型的体区；设置于栅极沟槽内的控制电极构造；以与控制电极构造接触的方式设置于体区内的p⁺型的输出侧埋入层；以及设置在体区上且输出侧埋入层上的n⁺型的输出端子区，其中，由包括第一端子区和第二端子区的电路元件来控制具有输出端子区的输出级元件。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]用于CMOS的双轴向拉伸应变的Ge沟道有效

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