[发明专利]读出列选择和读出数据总线预充电控制信号的互锁有效

申请号：	200780101020.6	申请日：	2007-10-11
公开（公告）号：	CN101874271A	公开（公告）日：	2010-10-27
发明（设计）人：	V·L·莱恩斯	申请（专利权）人：	莫塞德技术公司
主分类号：	G11C8/08	分类号：	G11C8/08;G11C11/401;G11C7/10;G11C7/18;G11C8/18
代理公司：	北京泛华伟业知识产权代理有限公司 11280	代理人：	王勇
地址：	加拿大***	国省代码：	加拿大;CA
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摘要：	一种用于DRAM存储器的列选择和数据总线预充电信号互锁方案。该信号互锁系统包括和DRAM存储器的每个体相关联的列读出使能电路，用于产生用来将数据耦合到共同读出数据总线的列选择信号，并且产生用于停用读出数据总线预充电装置的读出数据总线预充电停用信号。每个列读出使能电路包括具有可调元件的脉冲发生器电路，用于在读出操作中产生至少一个列选择信号脉冲和读出数据总线预充电停用脉冲。脉冲发生器电路确保列选择脉冲总是内嵌在读出数据总线预充电停用脉冲中。从而，在有效的列选择装置和有效的读出数据总线预充电装置之间不存在交迭。
搜索关键词：	读出选择数据总线充电控制信号互锁
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【主权项】：

一种具有第一和第二体的动态随机存取存储器，每一体具有用于读取数据的感应放大器和用于将所读取的数据耦合到读出数据总线的列选择装置，包括：对应于所述第一体的第一时序互锁电路，所述第一时序互锁电路提供具有第一持续时间的第一列选择使能脉冲和具有第二持续时间的第一数据总线预充电停用脉冲，所述第一列选择使能脉冲内嵌于所述第一数据总线预充电停用脉冲中；对应于所述第二体的第二时序互锁电路，所述第二时序互锁电路提供具有所述第一持续时间的第二列选择使能脉冲和具有所述第二持续时间的第二数据总线预充电停用脉冲，所述第二列选择使能脉冲内嵌于所述第二数据总线预充电停用脉冲中；预充电逻辑电路，用于顺序产生响应于所述第一数据总线预充电停用脉冲的第一主数据总线预充电停用脉冲和响应于所述第二数据总线预充电停用脉冲的第二主数据总线预充电停用脉冲，所述第一主预充电停用脉冲和第一列选择使能脉冲的时序关系和所述第二主预充电停用脉冲和第二列选择使能脉冲的时序关系基本相同；以及用于为所述读出数据总线预充电的读出数据总线预充电电路，所述第一主数据总线预充电停用脉冲和第二主数据总线预充电停用脉冲的每一个将所述读出数据总线预充电电路停用所述第二持续时间。

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摘要：本发明公开了一种包括存储器单元、字线、选择单元和自升压驱动器的电子器件。将存储器单元配置为存储数据。字线连接至存储器单元。选择单元设置在字线的第一端处，并且被配置为传输选择信号，以根据读命令和写命令中的一个来激活字线。自升压驱动器设置在字线的第二端处，并且被配置为根据字线的电压电平和控制信号来对字线的电压电平进行上拉。本发明还提供了一种驱动该电子器件的方法。

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摘要：一种存储器装置包括N条字线，其中所述字线包括一第i条字线和一第i+1条字线，第i条字线耦接至一第i个存储单元，第i+1条字线耦接至相邻于第i个存储单元的一第i+1个存储单元，第i+1个存储单元是一被写入的存储单元，i是0至N‑2的整数。操作此种存储器装置的一种操作方法包括一读取步骤。在该读取步骤中，提供一读取电压至第i条字线，提供一第一通过电压至第i+1条字线，并提供一第二通过电压至所有其他字线，其中第二通过电压低于第一通过电压。

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摘要：公开了一种用于存储器的字线电压产生电路以及编程装置，存储器包括成阵列排列的多个存储单元，其中每一行存储单元的栅极耦合到对应字线，其中，字线电压产生电路包括：电荷泵，用于基于第一时钟信号产生字线电压信号；第一时钟模块，用于提供第一时钟信号；选择模块，用于将字线电压信号提供至存储器的指定字线；以及调节模块，用于判断字线电压信号是否符合预设的条件，如果是则进入工作模式，否则进入调节模式，在调节模式下，关闭选择模块并控制第一时钟模块调节第一时钟信号，在工作模式下，禁止第一时钟模块调节第一时钟信号并开启选择模块。精确控制存储单元的栅极电压，实现对存储单元阈值电压的精确调节。

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摘要：提供字线驱动器、存储器、及操作字线驱动器的方法。一种耦合到存储单元阵列的字线驱动器包括由第一电源供电的解码器。所述解码器被配置成对地址进行解码以提供多个字线信号。所述字线驱动器还包括多个输出级，所述多个输出级由与所述第一电源不同的第二电源供电。所述输出级中的每一者包括：第一晶体管，具有由第一控制信号控制的栅极；以及反相器。所述反相器耦合在所述第一晶体管与地之间且具有输入，所述输入耦合到所述解码器以接收所述字线信号中的一者。所述字线驱动器还包括下拉电路系统，所述下拉电路系统耦合在所述第一晶体管的所述栅极与所述地之间且由第二控制信号激活。

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摘要：提供了存储器装置的边缘字线管理方法及操作存储器装置的方法。所述边缘字线管理方法包括响应于擦除命令对存储器装置执行擦除操作，随机确定虚设样式的数据，并且通过在虚设存储器单元中写入虚设样式的数据来执行后编程操作，其中，虚设存储器单元与包括在已执行擦除操作的存储器块中的单元串的主存储器单元相邻。

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发明人：马尼什·加尔吉;柴家明;迈克尔·泰坦·潘 -专利权人：高通股份有限公司
申请日： 2010-01-21 - 公布日： 2016-03-23 - 主分类号： G11C8/08
摘要：本发明涉及使用双技术晶体管的低泄漏高性能静态随机存取存储器单元。本发明提供一种存储器单元，其包括存储元件、耦合到所述存储元件的写入电路及耦合到所述存储元件的读取电路。所述存储元件的至少一部分及所述写入电路的至少一部分是使用较厚功能性栅极氧化物制造的，且所述读取电路的至少一部分是使用较薄功能性栅极氧化物制造的。

一种为浮栅存储器提供正负高压的字线驱动装置及其方法-201310076727.3
发明人：胡洪;张君宇 -专利权人：北京兆易创新科技股份有限公司
申请日： 2013-03-11 - 公布日： 2014-09-17 - 主分类号： G11C8/08
摘要：本发明公开了一种为浮栅存储器提供正负高压的字线驱动装置及其方法，装置包括：P型晶体管、第一N型晶体管、第二N型晶体管；所述P型晶体管的栅端、所述第一N型晶体管的栅端和用于输入电压的第一输入端口连接在一起，所述P型晶体管的源端与用于输入电压的第二输入端口连接，所述第一N型晶体管的漏端与用于输入电压的第五输入端口连接，所述第二N型晶体管的漏端与用于输入电压的第三输入端口连接，所述第二N型晶体管的栅端与用于输入电压的第四输入端口连接，所述P型晶体管的漏端、所述第一N型晶体管的源端、第二N型晶体管的源端和用于输出电压的字线输出端口连接在一起。本发明能减弱FN擦除效应，能提高存储器系统操作的准确性。

具有多个独立栅极晶体管的类反相器电路-201180073800.0
发明人： C·马祖雷;R·费朗;B-Y·阮 -专利权人： SOITEC公司
申请日： 2011-09-30 - 公布日： 2014-06-04 - 主分类号： G11C8/08
摘要：本发明涉及一种电路，该电路包括在用于施加电源电位的第一和第二终端之间的与第二类型沟道的晶体管串联的第一类型沟道的晶体管，晶体管中的每一个为至少具有第一独立控制栅极（G_1P、G_1N）和第二独立控制栅极（G_2P、G_2N）的多栅极晶体管，其特征在于，晶体管中至少一个配置为在施加至其第二控制栅极（G_2P、G_2N）的第二栅极信号的作用下以耗尽模式操作。

专利分类

G 物理

G11 信息存储
G11C 静态存储器
G11C8-00 数字存储器中用于地址选择的装置
G11C8-02 .应用选择矩阵的
G11C8-04 .采用时序寻址器件的，例如，移位寄存器、计数器
G11C8-06 .地址接口装置，例如，地址缓冲器
G11C8-08 .字线控制电路，例如，用于字线的驱动器、增强器、上拉电路、下拉电路、预充电电路
G11C8-10 .译码器

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[发明专利]读出列选择和读出数据总线预充电控制信号的互锁有效

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