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- [发明专利]半导体存储装置-CN201910007836.7有效
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原浩幸
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铠侠股份有限公司
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2019-01-04
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2023-10-27
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G11C7/18
- 实施方式提供一种半导体存储装置。实施方式的半导体存储装置具备：第1单元配线层，在第1方向上延伸的第1单元配线在第2方向上多条排列设置而成；第2单元配线层，在第2方向上延伸的第2单元配线在第1方向上多条排列设置而成，且与多个第1单元配线层交替积层；单元阵列，具有形成在第1单元配线层与第2单元配线层的交叉部分的多个存储单元；第1接点，在接线区域连接于奇数层的第1单元配线；第2接点，在接线区域连接于偶数层的第1单元配线；配线层，与第1接点连接的第1连接配线和与第2接点连接的第2连接配线彼此分离地设置于同一层而成；第1驱动电路，与第1连接配线电连接；以及第2驱动电路，与第2连接配线电连接。
- 半导体存储装置
- [发明专利]半导体装置-CN201911031880.8有效
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李康湜
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爱思开海力士有限公司
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2019-10-28
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2023-09-29
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G11C7/18
- 本发明公开了一种半导体装置，其包括：外围电路区域和存储区域，该存储区域包括通过数据线和控制信号线耦接到外围电路区域的多个单位存储块。控制信号线具有路径配置，该路径配置被配置为使与将数据从外围电路区域传输到多个单位存储块所需的时间之间的差相对应的值和与将同数据输入/输出有关的控制信号从外围电路区域传输到多个单位存储块所需的时间之间的差相对应的另一个值均等化为基本相同的值。
- 半导体装置
- [发明专利]存储器装置-CN202211370395.5在审
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曺溶成;金珉辉;平野诚
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三星电子株式会社
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2022-11-03
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2023-05-12
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G11C7/18
- 提供一种存储器装置。所述存储器装置包括存储器单元阵列和页缓冲器电路，其中，页缓冲器电路包括：页缓冲器单元，包括上部页缓冲器单元和下部页缓冲器单元；以及高速缓存单元，布置在上部页缓冲器单元与下部页缓冲器单元之间。高速缓存单元包括上部高速缓存单元和下部高速缓存单元。每个页缓冲器单元包括感测节点和通道晶体管。上部高速缓存单元共享第一组合感测节点，并且下部高速缓存单元共享第二组合感测节点。在数据传输时段中，分别包括在页缓冲器单元中的感测节点通过分别包括在页缓冲器单元中的通道晶体管的串联连接来彼此电连接。
- 存储器装置
- [发明专利]易失性存储器件-CN202211401717.8在审
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李在弼;鲁光塾
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三星电子株式会社
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2022-11-09
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2023-05-12
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G11C7/18
- 提供了一种存储器，例如易失性存储器件，能够具有减小的面积。易失性存储器件包括：第一读出放大器；第二读出放大器，与第一读出放大器间隔开；第一标准存储阵列片，设置在第一读出放大器与第二读出放大器之间，并包括与第一读出放大器连接的第一位线和与第二读出放大器连接的第二位线；以及第一参考存储阵列片，在第一标准存储阵列片上设置在第一读出放大器与第二读出放大器之间，并包括与第一读出放大器连接的第一互补位线和与第二读出放大器连接的第二互补位线。
- 易失性存储器件
- [发明专利]半导体存储器装置-CN201811173085.8有效
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吴星来;金东赫;丁寿男
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爱思开海力士有限公司
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2018-10-09
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2023-03-24
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G11C7/18
- 一种半导体存储器装置，该半导体存储器装置包括：存储器结构体，其包括第一平面和第二平面，第一平面和第二平面各自包括联接到在第一方向上延伸的字线和在第二方向上延伸的位线的存储器单元并且第一平面和第二平面沿着第一方向设置；以及逻辑结构体，其被设置在基板和存储器结构体之间，并且包括行解码器。所述行解码器包括共同联接到第一平面和第二平面的通过晶体管电路以及控制通过晶体管电路的块开关电路。所述块开关电路被设置在逻辑结构体的在与第一方向和第二方向垂直的第三方向上与第一平面和第二平面交叠的第一平面区域和第二平面区域中，并且所述通过晶体管电路被设置在第一平面区域和第二平面区域之间的间隔区域中。
- 半导体存储器装置
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