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[发明专利]时钟信号产生电路和电荷泵系统-CN201710726286.5有效
发明人：马亮;李迪;刘大海;张登军;张亦锋;余作欢 -专利权人：珠海博雅科技股份有限公司
申请日： 2017-08-22 - 公布日： 2023-06-02 - 主分类号： G11C5/14 文献下载
摘要：本发明实施例公开了一种时钟信号产生电路和电荷泵系统，时钟信号产生电路包括采样电路，用于对输入电压进行采样以得到第一电压信号；电压生成电路，用于提供第二电压信号；控制电路，用于根据第一电压信号和第二电压信号产生控制电压信号，控制电压信号的电压与第一电压信号的电压负相关；以及振荡电路，用于根据控制电压信号输出时钟信号，时钟信号的频率与输入电压的电压负相关，因此能够在输入电压过高时减小时钟信号的频率，降低功耗，并当输入电压过低时，提高时钟信号的频率，确保电荷泵系统可以有足够的输出电压。
时钟信号产生电路电荷系统

[发明专利]存储装置及其阈值电压调节方法和存储控制方法-CN202110709541.1在审
发明人：陈刚;刘大海;余作欢;李健球;李迪;赵希军;闫江 -专利权人：珠海博雅科技有限公司
申请日： 2021-06-25 - 公布日： 2021-11-05 - 主分类号： G11C16/34 文献下载
摘要：本申请公开了一种存储装置及其阈值电压调节方法和存储控制方法。该存储装置包括：多个存储单元，多个存储单元排列成阵列且分别包括存储晶体管；多条字线，同一行存储单元的存储晶体管的栅极连接至多条字线的同一条字线；多条位线，同一列存储单元的存储晶体管的漏极连接至多条位线的同一条位线；多条第一连接线，同一列存储单元的存储晶体管的浅P阱区连接至同一条第一连接线；以及多条第二连接线，同一列存储单元的存储晶体管的深N阱区连接至同一条第二连接线。该存储装置针对存内计算优化了器件结构，不仅可以减少存储单元的晶体管数量以减小芯片尺寸，而且可以精确调节存储晶体管的阈值电压以提高计算准确性和可靠性。
存储装置及其阈值电压调节方法控制

[发明专利]数据处理电路和数据处理方法-CN201910924669.2有效
发明人：安友伟;马亮;杨小龙;李建球;余作欢;李迪;闫江;陈刚;刘大海;张登军;逯钊琦 -专利权人：珠海博雅科技有限公司
申请日： 2019-09-27 - 公布日： 2021-07-27 - 主分类号： G06N3/063 文献下载
摘要：本发明实施例公开了一种数据处理电路和数据处理方法，涉及人工智能技术领域。其中数据处理电路包括：I/O单元，用于根据卷积核的行数，输入多行矩阵数据作为第一数据，并标记当前输入的所述多行矩阵数据的末尾行；配置单元，用于根据所述矩阵数据的大小和所述卷积核的大小，提供配置信息；多个FIFO存储模块用于分行存储当前输入的所述第一数据，并且按照先入先出的顺序分别输出所述第一数据；缓存单元，用于根据所述卷积核的列数，缓存所述多个FIFO存储模块中存储的多列所述第一数据，将其作为第二数据，并标记多列所述第一数据的起始列；存算一体芯片，用于接收所述第二数据，利用所述卷积核，对所述第二数据进行卷积运算。
数据处理电路方法

[发明专利]存算一体电路和基于存算一体电路的数据运算方法-CN201910854667.0有效
发明人：安友伟;刘大海;闫江;李迪;陈刚;张登军;李建球;余作欢;逯钊琦 -专利权人：珠海博雅科技有限公司
申请日： 2019-09-10 - 公布日： 2021-07-27 - 主分类号： G06F7/50 文献下载
摘要：本发明实施例公开了一种存算一体电路和基于存算一体电路的数据运算方法，涉及存储器技术领域。所述存算一体电路，包括：配置单元，用于在预设精度误差范围内，计算在一次加法运算中所述存储单元的个数的最大值；选通单元，用于根据所述最大值提供选通信号；存算单元，根据所述选通信号将所述存储阵列按行和列分块以得到至少一个子块，所述存算单元用于根据所述选通信号每次选通一个所述子块，以分块对待运算数据和所述存储阵列的存储数据做乘加运算；模数转换单元，用于将每一个所述子块的模拟运算结果模数转换为数字运算结果；累加求和单元，对所述至少一个子块的所述数字运算结果做加法运算，得到所述存算一体电路的乘加运算结果。
一体电路基于数据运算方法

[发明专利]芯片的测试系统和测试方法-CN201910853713.5有效
发明人：安友伟;郭润森;闫江;李迪;陈刚;张登军;刘大海;李建球;余作欢;逯钊琦 -专利权人：珠海博雅科技有限公司
申请日： 2019-09-10 - 公布日： 2021-05-25 - 主分类号： G11C29/56 文献下载
摘要：本发明实施例提供一种芯片的测试系统及测试方法，该测试系统包括：相互通信连接的上位机和测试单元，测试单元由FPGA芯片搭建且配置多个并行测试模块，测试模块与待测芯片为一一对应关系；测试单元通过上位机写入测试函数，测试函数为基于自定义指令集编写的函数；其中，上位机向测试单元发送开始指令，测试单元在接收到开始指令后运行测试函数以调用多个测试模块分别测试对应的待测芯片，并将基于待测芯片输出数据得到的测试结果发送到上位机。本发明实施例提供的芯片测试系统及测试方法基于FPGA硬件系统且通过自定义指令集编写的测试函数进行测试，解决了芯片同测数量少及测试成本高的技术问题。
芯片测试系统方法

[发明专利]一种减小非易失性存储器擦除干扰时间的方法、装置及设备-CN201910528401.7有效
发明人：安友伟;刘大海;陈晓君;张登军;李建球;余作欢;李迪;闫江;逯钊琦 -专利权人：珠海博雅科技有限公司
申请日： 2019-06-18 - 公布日： 2021-03-02 - 主分类号： G11C16/34 文献下载
摘要：本发明公开了一种减小非易失性存储器擦除干扰时间的方法、装置及设备，接收擦除指令进行擦除操作；获取一个针对当前擦除操作的参考值，所述参考值为数值；根据参考值将受擦除干扰区域划分为若干个次级待修复区域；选定第一个所述次级待修复区域来完成修复；在执行其他擦除操作的同时，依次选定余下的所述次级待修复区域完成修复。本发明在不增加擦除流程操作的前提下，将受擦除干扰区域划分成多块小区域，并在分别在连续的擦除指令中进行修复，从而缩短了单次修复擦除干扰的时间，提高了擦除效率且保证了非易失性存储器的可靠性。
一种减小非易失性存储器擦除干扰时间方法装置设备

[发明专利]数据的写入方法与写入系统-CN201910923746.2有效
发明人：安友伟;陈晓君;杨小龙;余作欢;李建球;李迪;闫江;刘大海;张登军;陈刚;逯钊琦 -专利权人：珠海博雅科技有限公司
申请日： 2019-09-27 - 公布日： 2021-02-02 - 主分类号： G06F3/06 文献下载
摘要：本发明实施例提供一种数据的写入方法和写入系统，该方法包括：获取一次写操作可以写成功的存储单元最大量；在对多个存储单元进行当前次写校验失败后，获取当前次写校验的校验结果；根据校验结果对多个存储单元分组，以使得到的各个单元组中写失败的存储单元数量不大于最大量；按照单元组对多个存储单元进行分批次的多次写操作。本发明解决了现有技术中存储器数据写入效率较低的技术问题。
数据写入方法系统

[发明专利]一种上电同时读取修调位的电路、方法及装置-CN201811547434.8有效
发明人：马亮;安友伟;余作欢;李建球;杨小龙;刘大海;张登军;张亦锋;李迪;逯钊琦 -专利权人：珠海博雅科技有限公司
申请日： 2018-12-17 - 公布日： 2020-12-15 - 主分类号： G11C29/56 文献下载
摘要：本发明公开了一种上电同时读取修调位的电路、方法及装置，将存储阵列的边缘两条字线用于program操作和erase操作，并将相应的位线输入到比较器中，从而得出逻辑位1或0，作为修调位信息，因此各个存储阵列在上电时均输出一次修调位信息；由于修调信息并非直接存储在闪存芯片的cell中，避免了该cell被擦写后修调信息丢失的问题，从而提高了电路的可靠性。
一种同时读取修调位电路方法装置

[发明专利]一种读失效存储单元的替换方法、装置、设备及存储介质-CN201910571969.7在审
发明人：安友伟;陈晓君;李建球;那万臣;张登军;刘大海;闫江;李迪;陈刚;余作欢;逯钊琦 -专利权人：珠海博雅科技有限公司
申请日： 2019-06-28 - 公布日： 2019-10-22 - 主分类号： G11C29/04 文献下载
摘要：本发明公开了一种读失效存储单元的替换方法、装置、设备及存储介质，接收外部的测试机发送的替换指令和校验数据；将目标存储芯片内的数据与校验数据相比较，判断失效的cell；对比较得到的失效的cell进行分析和判别；执行替换指令，依次对失效的cell进行替换。将替换指令执行的操作交由存储芯片主控来完成，测试机在这个过程中只需要负责发送校验数据和替换指令，以及判断执行结果和固化替换信息，因此测试机在测试过程中的计算量大大减小，相应减小了测试时间，对于需要同步测试多个存储芯片的测试机来说，测试方的设备要求降低。
替换测试机校验数据失效存储单元存储介质存储芯片指令减小发送测试测试过程目标存储设备要求替换信息同步测试指令执行计算量主控固化芯片外部分析

[发明专利]一种基于FPGA的flash可靠性测试系统及测试方法-CN201910527639.8在审
发明人：安友伟;郭润森;李建球;黄星月;刘大海;张登军;余作欢;李迪;闫江;逯钊琦 -专利权人：珠海博雅科技有限公司
申请日： 2019-06-18 - 公布日： 2019-10-18 - 主分类号： G11C29/56 文献下载
摘要：本发明公开了一种基于FPGA的flash可靠性测试系统及测试方法，其中测试系统包括上位机和FPGA控制板，所述上位机与所述FPGA控制板通过相同的通信协议连接，所述FPGA控制板上设置有若干存储器读写引脚，所述存储器读写引脚为并联设置，所述存储器读写引脚外接待测试的flash芯片，通过所述FPGA控制板下挂载多个flash芯片，在测试过程中能够并行发送操作时序，同时启动多个flash芯片的测试，同时在测试过程中收集flash芯片的反馈数据，发送到上位机进行记录和分析，由于上位机具有灵活控制和高可视化的特点，可以对测试过程进行实时控制，对测试结果进行实时分析，测试系统搭建的组件简单易行，解决了专用测试设备价格高昂和测试数量较少的问题。
上位机存储器读写测试测试过程引脚可靠性测试系统测试系统通信协议连接专用测试设备并联设置并行发送操作时序反馈数据灵活控制实时分析实时控制可视化挂载记录分析

[实用新型]一种减小电压差的电压传递电路及存储芯片、存储器-CN201821978746.X有效
发明人：张登军;李建球;安友伟;余作欢;杨小龙;刘大海;张亦锋;李迪;陈晓君;逯钊琦 -专利权人：合肥博雅半导体有限公司
申请日： 2018-11-28 - 公布日： 2019-08-16 - 主分类号： G11C16/26 文献下载
摘要：本实用新型公开了一种减小电压差的电压传递电路及存储芯片、存储器，本实用新型通过2个P型mos管和4个N型mos管连接并以所述4个N型mos管的源极作为控制信号端，通过控制电平的高低实现对各个mos管导通和截止的控制，实现了电路中各个mos管在工作时，最大电压差不超过一定值，从而有效保护mos管，保证电路的可靠性。
电压传递电路本实用新型存储器存储芯片电压差减小电路控制信号端最大电压差控制电平导通源极截止保证

[实用新型]一种静电泄放电路及装置-CN201821898941.1有效
发明人：张登军;李建球;安友伟;余作欢;杨小龙;刘大海;张亦锋;李迪;陈晓君;逯钊琦 -专利权人：合肥博雅半导体有限公司
申请日： 2018-11-16 - 公布日： 2019-08-16 - 主分类号： H01L27/02 文献下载
摘要：本实用新型公开了一种静电泄放电路及装置，其中的静电泄放电路包括PAD、PN二极管D1、PN二极管D2、NPN三极管Q1和NPN三极管Q2；所述PN二极管D1的正极、PN二极管D2的负极、PAD以及NPN三极管Q1和NPN三极管Q2的集电极连接于一起，所述PN二极管D1的负极和NPN三极管Q2的发射极均连接到电源端VCC，所述PN二极管D2的正极和NPN三极管Q1的负极共同连接到参考地GND。相比于传统技术，本实用新型可以实现芯片到电源端之间的负电荷泄放，从而保护芯片不受损坏，并且可适用于多种不同的情况，大大提升了芯片的安全系数。
静电泄放电路负极正极本实用新型电源端芯片集电极连接安全系数保护芯片参考地发射极负电荷泄放

[实用新型]一种减少电压差的存储器字线选择电路及芯片和存储器-CN201821978818.0有效
发明人：张登军;安友伟;余作欢;李建球;杨小龙;刘大海;张亦锋;李迪;陈晓君;逯钊琦 -专利权人：合肥博雅半导体有限公司
申请日： 2018-11-28 - 公布日： 2019-07-16 - 主分类号： G11C16/08 文献下载
摘要：本实用新型公开了一种减少电压差的存储器字线选择电路及芯片和存储器，包括三个P型mos管和三个N型mos管，所述三个P型mos管分别为MP0、MP1和MP2，所述三个N型mos管分别为MN0、MN1和MN2，所述MP0的漏极和MP1和漏极均连接到所述MP2的源极，所述MN0的漏极和MN1和漏极均连接到所述MN2的源极，所述MP2的漏极和MN2的漏极连接并引出字线信号输出端WL，所述MP2的栅极和MN2的栅极分别作为字线控制输入端PVmid和NVmind。本实用新型能够有效降低电路中的MOS管的电压差，保护MOS管，从而提高电路可靠性和耐久性。
漏极电压差本实用新型存储器字存储器线选择源极电路芯片有效降低电路电路可靠性字线控制字线信号输出端输入端

[发明专利]一种ESD版图泄放路径强度的智能检查方法-CN201811364635.4在审
发明人：张登军;安友伟;余作欢;李建球;杨小龙;刘大海;张亦锋;李迪;陈晓君;逯钊琦 -专利权人：合肥博雅半导体有限公司
申请日： 2018-11-16 - 公布日： 2019-06-07 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种ESD版图泄放路径强度的智能检查方法，包括以下步骤：从芯片版图中分别抽取出ESD电流泄放通路导线和ESD器件；合并ESD电流泄放通路和ESD器件，得到ESD版图；基于ESD版图仿真得到ESD泄放路径电流；比较ESD泄放路径电流与ESD电流泄放通路导线的宽度是否匹配，若匹配，则ESD版图泄放路径强度正常，否则修改芯片版图并返回第一个步骤。相比于传统技术，本发明可替代人工设计，能够简单、方便、智能一体化检查ESD泄放路径强度是否正常，并可通过改进版图使其不断得到优化。
泄放泄放通路路径电流芯片版图智能检查匹配智能一体化人工设计取出返回合并替代优化改进检查

[发明专利]一种快速的电荷泵设计方法及装置-CN201811521572.9在审
发明人：马亮;李建球;安友伟;余作欢;杨小龙;刘大海;张登军;张亦锋;李迪;逯钊琦 -专利权人：珠海博雅科技有限公司
申请日： 2018-12-12 - 公布日： 2019-05-21 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种快速的电荷泵设计方法及装置，基于神经网络技术，将电荷泵的设计方法与神经网络结合在一起，首先通过训练种群对初始的神经网络进行训练，然后将仿真数据输入到训练好的神经网络，自动输出最优设计的结果，相比传统的手动调整各电路元件参数并每次调整都通过spice工具进行计算的设计方法，节省了大量的时间，提高了设计的效率。
神经网络电荷泵设计方法及装置电路元件参数神经网络技术仿真数据手动调整最优设计传统的种群输出

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