[发明专利]半导体存储器无效
| 申请号： | 03107623.8 | 申请日： | 2003-03-21 |
| 公开（公告）号： | CN1479314A | 公开（公告）日： | 2004-03-03 |
| 发明（设计）人： | 池田仁史 | 申请（专利权）人： | 富士通株式会社 |
| 主分类号： | G11C11/401 | 分类号： | G11C11/401;G11C11/406 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 李德山 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明涉及一种缩短刷新操作时间的半导体存储器。用于地址的REF－ACT比较电路比较刷新请求信号(srtz)和有效请求信号(atdpz)，并且在有效请求信号(atdpz)之前已经输入了刷新请求信号(srtz)的情况下将刷新地址入口信号(ialz)立即输出到行加法锁存电路中。用于指令的REF－ACT比较电路比较通过延迟刷新请求信号(srtz)获得的延迟的刷新请求信号(srtdz)和有效请求信号(atdpz)，在有效请求信号(atdpz)之前已经输入了延迟的刷新请求信号(srtdz)的情况下输出刷新执行请求信号(refpz)，以及在延迟的刷新请求信号(srtdz)之前已经输入了有效请求信号(atdpz)的情况下输出有效执行请求信号(actpz)。 | ||
| 搜索关键词： | 半导体 存储器 | ||
【主权项】：
1.一种具有异步静态半导体存储器接口的动态半导体存储器，该动态半导体存储器包括：第一比较电路，该第一比较电路将内部产生的用于执行刷新操作的刷新请求信号和从外部输入的用于执行有效操作的有效请求信号进行比较，并且在有效请求信号之前已经产生了刷新请求信号的情况下立即输出刷新地址入口信号，第二比较电路，该第二比较电路将通过延迟刷新请求信号预定的时间获得的延迟的刷新请求信号和有效请求信号进行比较，在有效请求信号之前已经输出了延迟的刷新请求信号的情况下输出刷新执行请求信号，以及在延迟的刷新请求信号之前已经输入了有效请求信号的情况下输出有效执行请求信号。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于富士通株式会社，未经富士通株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/03107623.8/，转载请声明来源钻瓜专利网。
- 上一篇：半导体存储器装置以及半导体集成电路
- 下一篇：非易失性存储器
- 同类专利
- 存储器芯片及其控制方法-202180091677.9
- 焦慧芳;周国名;应成伟 - 华为技术有限公司
- 2021-05-20 - 2023-10-20 - G11C11/401
- 提供了一种存储器芯片、电路组件、电子设备和用于控制存储器芯片的方法。存储器芯片(220‑11)包括复位引脚(204)、多个命令地址引脚(202)、存储器单元(240)和模式设置电路(230)。在复位引脚(204)接收到低电平时，进入复位模式。模式设置电路(230)根据在复位模式下多个命令地址引脚(202)接收到的电平图案，生成用于将存储器芯片(220‑11)设置为标准模式或是镜像模式的模式设置信号，并且在复位结束时，使得存储器芯片(220‑11)按照设置的模式操作。通过在复位期间使用多个命令地址引脚(202)接收到的电平图案来设置操作模式并且在复位结束之后使得存储器芯片(220‑11)按照设置的模式操作，可以节省原本在正常操作模式期间设置和维持操作模式的镜像引脚。因此，可以减少存储器芯片(220‑11)的引脚数量以使得存储器更小型化，或是将其留作他用以增强存储器芯片(220‑11)的性能。
- 数据读写电路及其方法、存储器及其驱动方法、电子设备-202310480552.6
- 朱正勇;康卜文;赵超 - 北京超弦存储器研究院
- 2023-04-28 - 2023-10-20 - G11C11/401
- 本公开涉及一种数据读写电路及其方法、存储器及其驱动方法、电子设备，涉及存储技术领域，以提高数据读取的准确度。所述数据读写方法包括：在预充电阶段，数据信号线向第一晶体管提供第一参考电压，辅助信号线向第一晶体管和第二晶体管同时提供第一参考电压，电容器的第二电极施加第一写控制电压，第二晶体管导通，对存储节点进行预充电；其中，数据对应的最大数据电压与第一晶体管的阈值电压之和为基准电压，第一参考电压大于基准电压。在数据写入阶段，响应于写命令，辅助信号线浮置，数据信号线向第一晶体管提供数据电压，第一晶体管导通；存储节点放电至稳定状态，写入数据电压对应的数据。
- 半导体存储器装置和包括半导体存储器装置的存储器系统-202211609158.X
- 吴台荣 - 三星电子株式会社
- 2022-12-14 - 2023-10-17 - G11C11/401
- 公开了半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括行锤击管理电路和刷新控制电路。行锤击管理电路对每个存储器单元行的访问次数进行计数，以将计数值作为计数数据存储在每个存储器单元行的计数单元中。行锤击管理电路中的锤击地址队列存储被密集访问的候选锤击地址；响应于候选锤击地址的数量达到第二数量，转变提供给存储器控制器的错误信号的逻辑电平，并且响应于候选锤击地址的数量达到第一数量，输出候选锤击地址中的一个作为锤击地址。刷新控制电路对物理上邻近于对应于锤击地址的存储器单元行的牺牲存储器单元行执行锤击刷新操作。
- 用于预充电及刷新控制的方法及设备-202310862609.9
- M·里克特 - 美光科技公司
- 2018-03-30 - 2023-10-03 - G11C11/401
- 本公开涉及用于预充电及刷新控制的方法及设备。一种实例设备包含：存储器装置，其包含多个库，每一库包含多个存储器单元；及存储器控制器，其在第一时间传输第一命令及指示所述多个库的第一库中的存储器单元的多个地址信号。所述第一命令指示执行第一存储器操作及不同于所述第一存储器操作的第二存储器操作。所述存储器装置接收所述第一命令及所述多个地址信号且至少部分响应于所述多个地址信号及所述第一命令而对所述第一库进一步执行所述第二存储器操作。
- Cache模拟实现系统、方法、电子设备及计算机存储介质-202211105336.5
- 许刚;于乾坤 - 北京云脉芯联科技有限公司;上海云脉芯联科技有限公司
- 2022-09-09 - 2023-09-12 - G11C11/401
- 本申请提供一种Cache模拟实现系统、方法、电子设备及计算机存储介质，应用于计算机缓存技术领域，包括，在内存中的每一个数据比特对应的数据电容上添加模拟电容，对于所有的模拟电容维持一个标记位图、一个热项位图和一个冷项位图，并根据标记位图、热项位图和冷项位图模拟Cache对数据进行管理。将Cache的数据统计从芯片内移至芯片外统计，统计空间大，可以节省片上SRAM的空间，同时提高数据的冷热判断精度；通过电容充放电过程实现Cache数据的冷热判定，首次用模拟方法判定模拟数据冷热，准确性更高，因此缓存效率更高，Cache命中率更高；简化了Cache处理流程，降低了Cache实现复杂度，应用范围广。
- 包含半导体元件的存储器装置-202080108095.2
- 作井康司;原田望 - 新加坡优尼山帝斯电子私人有限公司
- 2020-12-25 - 2023-09-08 - G11C11/401
- 半导体基材(Si柱)(100)在基板(Sub)上在垂直方向直立或在水平方向延伸，且剖面为圆形或长方形，在配置于半导体基材(100)的两端的第一杂质层(101a)与第二杂质层(101b)之间，具有包围半导体基材(100)的第一栅极绝缘层(103a)、第二栅极绝缘层(103b)、第一栅极导体层(104a)及第二栅极导体层(104b)。进行存储器写入动作及存储器抹除动作，该存储器写入动作中施加电压于第一杂质层(101a)、第二杂质层(101b)、第一栅极导体层(104a)及第二栅极导体层(104b)，而通过流动于第一杂质层(101a)与第二杂质层(101b)之间的电流来使撞击游离化现象在通道区域(102)发生，并使产生的电子群及空穴群之中的电子群从通道领域(102)排出使空穴群的一部分保持于通道区域(102)，该存储器抹除动作中使保持的空穴群经由第一杂质层(101a)及第二杂质层(101b)的任一方或两方排出。
- 动态随机存储单元、动态随机存储器及存储方法-201711287306.X
- 洪根刚 - 长鑫存储技术有限公司
- 2017-12-07 - 2023-08-25 - G11C11/401
- 本发明一种动态随机存储单元、动态随机存储器及存储方法，动态随机存储单元包括：晶体管、第一二极管和第二二极管；晶体管的栅极与地址译码器的字线电连接，晶体管的漏极与地址译码器的位线电连接；位线与电源电压连接；第一二极管正负与第二二极管正负极依次连接；第一节点为第一二极管和第二二极管的一侧连接线与晶体管的源极连接节点；第二节点为第一二极管和第二二极管的另一侧连接线与一节点电压连接节点；动态随机存储器包括地址译码器和动态随机存储单元；动态随机存储器的存储方法包括数据写入和数据读取。本发明动态随机存储单元减少自身功耗，提高了动态随机存储器的数据传输性能。
- 半导体存储器-202310554298.X
- 柳平康辅;酒向万里生 - 铠侠股份有限公司
- 2018-12-19 - 2023-08-08 - G11C11/401
- 本申请涉及半导体存储器。实施方式提供一种能够使读出动作高速化的半导体存储器。实施方式的半导体存储器包含第1及第2存储单元、连接于第1及第2存储单元的字线、分别连接于第1及第2存储单元的第1及第2位线、分别连接于第1及第2位线的第1及第2感测放大器、以及控制器。第1及第2感测放大器分别包含第1至第3晶体管。第3晶体管的一端电连接于第1及第2晶体管，另一端连接于位线。在读出动作中控制器对字线施加读出电压ER。在第1时刻t5，控制器对第1及第2晶体管分别施加第1电压Vblk及第2电压Vblc，第1感测放大器经由第1及第3晶体管对第1位线施加电压，第2感测放大器经由第2及第3晶体管对第2位线施加电压。
- 半导体存储器装置和在其中执行行锤击处理操作的方法-202211533031.4
- 赵诚珍;柳廷旻 - 三星电子株式会社
- 2022-12-01 - 2023-07-14 - G11C11/401
- 公开了半导体存储器装置和在其中执行行锤击处理操作的方法。所述半导体存储器装置包括：存储器单元阵列，存储器单元阵列中具有多行存储器单元；以及行锤击处理器，被配置为在对存储器单元的所述多行执行刷新操作时生成刷新地址。行锤击处理器(RHH)包括：权重分配器，被配置为：接收多个行地址，将权重分配给由此接收的所述多个行地址中的每个，并且生成与所述多个行地址中的每个对应的权重数据。RHH还包括攻击地址生成器，被配置为：基于权重数据来确定存储器单元的行的攻击地址；以及刷新地址生成器，被配置为：接收攻击地址并生成刷新地址，刷新地址包括邻近攻击地址的存储器单元行的地址信息。
- 动态调整单级区块及三级区块比例的控制方法-202111613469.9
- 黄劲勳;廖哲贤 - 技嘉科技股份有限公司
- 2021-12-27 - 2023-06-30 - G11C11/401
- 本发明公开了一种动态调整单级区块及三级区块比例的控制方法，适用于一储存装置中。本发明的控制方法包括，接收一选择输入；根据选择输入，调整一快闪记忆体的单级区块及三级区块的数量；以及当储存装置被重置时，重新调整快闪记忆体的单级区块及三级区块的数量。
- 存储器-202111539943.8
- 李红文;尚为兵;张良 - 长鑫存储技术有限公司
- 2021-12-15 - 2023-06-16 - G11C11/401
- 本公开实施例提供一种存储器，包括：沿第一方向延伸的位线以及沿第二方向延伸的字线；沿第一方向排布的列选择电路以及多个存储模块；沿第一方向延伸的列选择线，列选择线电连接列选择电路，列选择电路经由列选择线驱动相应的所述放大单元；读写控制驱动电路，读写控制驱动电路与列选择电路分别位于多个存储模块的相邻侧；沿第二方向延伸的全局数据线以及沿第三方向延伸的电连接线，全局数据线经由电连接线电连接读写控制驱动电路，读写控制驱动电路用于驱动与全局数据线相对应的存储模块，以使数据经由全局数据线写入至存储单元内，或者，以从存储单元内读出数据并将数据传输至全局数据线。本公开实施例能够改善存储器的存储性能。
- 存储器-202111539945.7
- 李红文;尚为兵;张良 - 长鑫存储技术有限公司
- 2021-12-15 - 2023-06-16 - G11C11/401
- 本公开实施例提供一种存储器，包括：沿第一方向延伸的位线以及沿第二方向延伸的字线；沿第一方向排布的多个存储模块；列选择电路以及读写控制驱动电路，列选择电路与读写控制驱动电路均位于多个存储模块垂直于第一方向的同一侧；沿第一方向延伸的列选择线以及沿第三方向延伸的列连接线，每一列选择线电连接沿第一方向排布的放大单元，且列选择线经由列连接线电连接列选择电路，列选择电路用于驱动与列选择线电连接的放大单元；沿第一方向延伸的全局数据线以及沿第三方向延伸的全局连接线，全局数据线经由全局连接线电连接读写控制驱动电路，读写控制驱动电路用于驱动与全局数据线相对应的存储模块。本公开实施例有利于改善存储器的存储性能。
- 存储芯片以及存储系统-202111491022.9
- 寗树梁 - 长鑫存储技术有限公司
- 2021-12-08 - 2023-06-09 - G11C11/401
- 本公开实施例提供一种存储芯片以及存储系统，所述存储芯片被配置为，所述存储芯片内存储有表征所述存储芯片的工艺角的表征参数，所述存储芯片内还具有大小可调的参考电压，所述参考电压的大小基于所述表征参数可调，且所述存储芯片基于所述参考电压，调整数据从存储单元读出到从数据端口输出的延时。本公开实施例有利于提升数据信号传输整齐度，防止出现数据冲突。
- 存储系统-202111493134.8
- 寗树梁 - 长鑫存储技术有限公司
- 2021-12-08 - 2023-06-09 - G11C11/401
- 本公开实施例提供一种存储系统，包括：多个存储芯片，每一所述存储芯片被配置为，所述存储芯片内具有用于表征所述存储芯片的工艺角的参数；控制器，所述控制器被配置为，获取每一所述存储芯片的所述参数，并基于所述参数，调整发送至与所述参数相对应的所述存储芯片的读命令的延时。本公开实施例能够改善存储系统的数据传输整齐度。
- 存储芯片以及存储系统-202111493167.2
- 寗树梁 - 长鑫存储技术有限公司
- 2021-12-08 - 2023-06-09 - G11C11/401
- 本公开实施例提供一种存储芯片以及存储系统，存储芯片应用于存储系统，包括：所述存储芯片被配置为，在所述存储芯片上电启动后进行计数并获取计数值，所述计数值用于表征所述存储芯片的工艺角，所述存储芯片内还具有大小可调的参考电压，所述参考电压的大小基于所述计数值可调，且所述存储芯片基于所述参考电压，调整数据从存储单元读出到从数据端口输出的延时。本公开实施例有利于提升数据信号传输整齐度，防止出现数据冲突。
- 动态随机存储单元、存储器、存储装置及读取方法-202210880274.9
- 朱正勇;康卜文;赵超 - 北京超弦存储器研究院
- 2022-07-25 - 2023-06-02 - G11C11/401
- 本申请实施例提供了一种动态随机存储单元、存储器、存储装置及读取方法。该动态随机存储单元包括写入晶体管和读取晶体管，写入晶体管包括与写入字线电连接的第一主栅极、与写入位线电连接的第一极以及与存储节点电连接的第二极；读取晶体管包括与存储节点电连接的第二主栅极、与读取字线电连接的第三极和与读取位线电连接的第四极；写入晶体管和/或读取晶体管包括与存储节点电连接的背栅极。本实施例中，利用背栅极与主栅极、沟道等构成存储电容，利用存储电容的稳压特性提升存储节点的电位的稳定性；并且存储节点的电位的稳定性提升使得动态随机存储单元的刷新频率降低，从而降低存储装置的功耗。
- 半导体存储器-201811553220.1
- 柳平康辅;酒向万里生 - 铠侠股份有限公司
- 2018-12-19 - 2023-06-02 - G11C11/401
- 实施方式提供一种能够使读出动作高速化的半导体存储器。实施方式的半导体存储器包含第1及第2存储单元、连接于第1及第2存储单元的字线、分别连接于第1及第2存储单元的第1及第2位线、分别连接于第1及第2位线的第1及第2感测放大器、以及控制器。第1及第2感测放大器分别包含第1至第3晶体管。第3晶体管的一端电连接于第1及第2晶体管，另一端连接于位线。在读出动作中控制器对字线施加读出电压ER。在第1时刻t5，控制器对第1及第2晶体管分别施加第1电压Vblk及第2电压Vblc，第1感测放大器经由第1及第3晶体管对第1位线施加电压，第2感测放大器经由第2及第3晶体管对第2位线施加电压。
- 用于行地址跟踪的主草图和精细草图电路的装置、系统和方法-202211375934.4
- 张煜;李亮 - 美光科技公司
- 2022-11-04 - 2023-05-30 - G11C11/401
- 用于地址跟踪的主草图和精细草图电路的装置、系统和方法。所述主草图电路接收行地址并基于散列值改变第一存储结构中的选定计数值，其中所述散列值是基于所述行地址生成的。将这些计数值与第一阈值进行比较，并且如果超过所述阈值，则精细草图电路也接收所述行地址并基于散列值改变第二存储结构中的选定计数值，其中所述散列值是基于所述行地址生成的。基于所述第一存储结构、所述第二存储结构或其组合中的所述选定计数值，所述行地址可以被确定为攻击地址。
- DDR SDRAM信号校准装置与方法-202211407072.9
- 纪国伟;余俊锜;张志伟;周格至 - 瑞昱半导体股份有限公司
- 2022-11-10 - 2023-05-19 - G11C11/401
- 本发明公开了一种DDR SDRAM信号校准装置与方法，能够响应电压及/或温度的变化。该校准装置包含：一致能信号设定电路，用来产生数据选通(Data Strobe,DQS)致能设定；一信号门控电路，耦接该致能信号设定电路，用来依据该数据选通致能设定产生一数据选通致能设定信号以及一数据选通致能信号，再依据该数据选通致能信号与一数据选通信号输出一门控数据选通信号；以及一校准电路，用来依据该数据选通致能设定信号产生一第一延迟信号，再依据该第一延迟信号产生一第二延迟信号，然后依据该第一延迟信号、该第二延迟信号与该数据选通信号输出一校正信号。该致能信号设定电路依据该校正信号维持或调整该数据选通致能设定。
- 一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路-202310055641.6
- 蔺智挺;陈敏;余克峰;吴秀龙;彭春雨;李鑫;郝礼才;刘玉;赵强;卢文娟;周永亮 - 安徽大学
- 2023-01-17 - 2023-05-02 - G11C11/401
- 本发明属于集成电路技术领域，具体涉及一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路。非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL。矫正电路用于解决3T1R1C存储电路数据恢复时的数据反相问题，DRAM和存算电路以3T1R1C存储电路为基本存储单元设计。本发明解决了DRAM断电丢数据，以及执行乘累加运算的精度易受到位线电压变化、驱动波动、器件不匹配等因素影响问题。
- 刷新电路、刷新方法及半导体存储器-202111210522.0
- 陈继兴 - 长鑫存储技术有限公司
- 2021-10-18 - 2023-04-21 - G11C11/401
- 本公开实施例涉及半导体电路设计领域，特别涉及一种刷新电路、刷新方法及半导体存储器，包括：信号生成模块，被配置为基于刷新命令生成翻转信号和进位信号；调整单元被配置为，若基于刷新命令产生第一刷新信号和第二刷新信号，则根据翻转信号生成翻转调整信号，若基于刷新命令仅产生第一刷新信号，则根据当前刷新命令产生的第一刷新信号对应的翻转信号生成翻转调整信号，并仅根据下一刷新命令产生的第二刷新信号对应的翻转信号生成翻转调整信号；计数模块，生成第一输出信号和第二输出信号，计数模块被配置为，基于翻转调整信号翻转第一输出信号，并基于进位信号累加第二输出信号，以实现多脉冲刷新模式下的准确刷新计数。
- 一种基于奥式阈值开关的非易失存储操作方法及系统-202211311088.X
- 童浩;温晋宇;缪向水 - 华中科技大学
- 2022-10-25 - 2023-03-24 - G11C11/401
- 本发明公开了一种基于奥式阈值开关的非易失存储操作方法及系统，基于阈值电压值与关态电阻值呈强正相关性的发现，可以通过对奥式阈值开关分别执行重复单向脉冲操作，来调节关态电阻值，进而对应的调节对应的阈值电压，从而使得奥式阈值开关具有足够区分度的阈值态；基于奥式阈值开关在两个具有明显差异的阈值态之间的转换，可以实现信息的非易失性存储，且具有足够大的阈值电压窗口，可以明显提高读操作的准确性，也大大降低了外部电路的复杂性。除此之外，奥式阈值开关具有纳秒级开关速度、可微缩性好且易三维堆叠的优点，其在实现非易失存储单元时有望用于小于20nm技术节点下的DRAM应用场景，从而在匹配DRAM存取速度的基础上大幅提高存储密度。
- 一种基于奥氏阈值开关器件的动态存储结构及其操作方法-202111280349.1
- 童浩;汪宾浩;缪向水 - 华中科技大学
- 2021-10-29 - 2023-03-14 - G11C11/401
- 本发明公开了一种基于OTS的动态存储结构及其操作方法，该动态存储结构包括多个呈阵列分布的存储单元，各存储单元包括OTS选通管和存储电容；在每个存储单元中，OTS选通管的第一端与存储电容的第一端相连，OTS选通管的第二端与存储电容的第二端为对应存储单元的输入端和输出端；其中，OTS选通管具有高阻态与低阻态两种状态，当OTS选通管两端电压超过阈值电压V
- 访问存储器单元的方法、半导体存储器装置和存储器系统-202210601509.6
- 宋元亨;柳廷旻;赵诚珍 - 三星电子株式会社
- 2022-05-30 - 2023-02-28 - G11C11/401
- 公开了访问存储器单元的方法、半导体存储器装置和存储器系统。所述方法包括激活存储器单元的多个行中的特定行，以及响应于确定集中激活发生在特定行而翻转存储在特定行的存储器单元中的数据位。
- 一种半导体器件及其工作方法、存储器-202211076942.9
- 亚历山大;俞剑 - 浙江力积存储科技有限公司
- 2022-09-05 - 2022-12-27 - G11C11/401
- 本发明提供了一种半导体器件及其工作方法、存储器，其中，所述半导体器件包括：多个沿第一方向排布的存储阵列，其中，位于首位和/或末位的存储阵列为边界存储阵列，所述边界存储阵列包括多个虚设存储单元和多条虚设位线，所述虚设位线与多个所述虚设存储单元相连接；虚设放大器，位于所述边界存储阵列背离相邻存储阵列的一侧，所述虚设放大器的两端分别连接所述虚设位线。通过在边界存储阵列的外侧设置虚设放大器，并将虚设放大器的两端连接虚设位线，从而提高边界存储阵列中的存储单元的使用率。
- 存储器和其电子装置及其测试系统、测试方法和应用方法-201910269919.3
- 王树锋;刘纪文;曲虹亮 - 深圳市晶凯电子技术有限公司
- 2019-04-04 - 2022-12-13 - G11C11/401
- 一种存储器，是动态随机存取存储器，包括DRAM存储器和非易失性存储器；其中的DRAM存储器通过DRAM数据交换接口和外部进行数据交换；非易失性存储器通过非易失性存储器数据交换接口和外部进行数据交换；非易失性存储器用于存储DRAM存储器的特征参数信息，可根据不同设备对DRAM存储器的要求，针对性的定制符合各自需求的存储器；对一些部分存储单元故障的存储器，也能通过该方法继续使用。
- 存储器-202110610180.5
- 何军;应战 - 长鑫存储技术有限公司
- 2021-06-01 - 2022-12-06 - G11C11/401
- 本申请实施例提供一种存储器，包括：编码模块，用于根据外部数据线中传输的原始数据生成ECC校验码；判断模块，用于输出第一控制信号；统计模块，用于输出第二控制信号；数据缓冲模块，用于根据第一控制信号，将原始数据传输至第一全局数据线或将原始数据进行翻转后传输至第一全局数据线；并将ECC校验码传输至第二全局数据线；第一写入模块，控制第一全局数据线中的数据传输至第一本地数据线，且基于第三控制信号，判断第一全局数据线中的数据传输至第一本地数据线的过程中是否进行数据翻转；第二写入模块，用于将第二全局数据线的数据传输至第二本地数据线；本申请旨在降低数据传输线路的低功耗和提高数据存储的可靠性等。
- 层叠型半导体晶片-202210508351.8
- 山田康利;上村浩二;安达隆郎 - 超极存储器股份有限公司
- 2016-12-22 - 2022-08-16 - G11C11/401
- 本发明提供一种层叠型半导体晶片，其由多个半导体晶片、备用半导体晶片、控制晶片堆叠而成，多个半导体晶片包含半导体芯片，备用半导体晶片包括用于作为半导体芯片的备品来使用的备用半导体芯片，控制晶片包括控制芯片，控制芯片包括存储部，基于存储部存储的信息，对多个半导体芯片的工作状态和备用半导体芯片的工作状态进行控制，包含半导体芯片的多个半导体晶片和包含备用半导体芯片的备用半导体晶片中的存在缺陷的半导体芯片所相关的信息被存储在如下位置的控制芯片的存储部，该控制芯片位于控制晶片中的与存在缺陷的半导体芯片重叠的位置。由此能够提高半导体芯片的成品率。
- 动态随机存取存储器芯片-202210106895.1
- 卢超群;戎博斗;夏濬 - 钰创科技股份有限公司
- 2022-01-28 - 2022-08-05 - G11C11/401
- 本发明系有关于具有强化存取暨回复架构的动态随机存取存储器。动态随机存取存储器包含动态随机存取存储器单元，动态随机存取存储器单元具有存取晶体管与储存电容，字节线耦接至存取晶体管的闸极端。在字节线被选择以开启存取晶体管与字节线未被选择以关闭存取晶体管之间的时段中，第一电压或第二电压储存于动态随机存取存储器单元中，其中该第一电压高于应用在该动态随机存取存储器中的高电位信号的电压，而第二电压低于应用在该动态随机存取存储器中低电位信号的电压。
- 一种基于MRAM缓存的混合型NVME SSD存储系统-202210408167.6
- 刘奇浩;沈力;李瑞东 - 山东华芯半导体有限公司
- 2022-04-19 - 2022-07-29 - G11C11/401
- 本发明公开一种基于MRAM缓存的混合型NVME SSD存储系统，包括SSD控制器、易失存储层和非易失存储层，SSD控制器包括PCIe接口、NVME命令解析器、FTL映射管理器、NAND控制器、MRAM控制器和DRAM控制器，易失存储层包括外置DRAM，非易存储层包括外置NAND和外置MRAM，PCIe接口、NVME命令解析器、FTL映射管理器依次连接，NAND控制器、MRAM控制器和DRAM控制器均与FTL映射管理器相连，外置DRAM与DRAM控制器相连，外置NAND与NAND控制器相连，外置MRAM与MRAM控制器相连。本发明可以提高NVME SSD控制器随机性能及可靠性，保障数据安全，解决掉电保护问题，减少掉电恢复时间。
- 专利分类
