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- [发明专利]半导体结构及其制作工艺-CN202111375792.7在审
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李信宏
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联华电子股份有限公司
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2021-11-19
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2023-05-23
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H01L27/092
- 本发明公开一种半导体结构及其制作工艺。该半导体结构包含一基底、一薄膜晶体管位于该基底上，该薄膜晶体管包含一薄膜晶体管通道层、一第一源极与一第一漏极位于该薄膜晶体管通道层中以及一第一覆盖层位于该薄膜晶体管通道层上、一金属氧化物半场效晶体管位于该基底上，该薄膜晶体管包含一第二栅极、一第二源极与一第二漏极位于该第二栅极两侧以及一第二覆盖层位于该第二栅极上，其中该第二覆盖层与该第一覆盖层的顶面同高、以及一第一层间介电层位于该第一覆盖层与该第二覆盖层上，其中该第一层间介电层与该第一覆盖层共同作为该薄膜晶体管的栅介电层。
- 半导体结构及其制作工艺
- [发明专利]集成电路装置-CN201810253757.X有效
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赵南奎;林青美;成金重;李承勋
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三星电子株式会社
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2018-03-26
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2023-05-16
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H01L27/092
- 一种集成电路装置包括：第一鳍有源区，在与衬底的顶表面平行的第一方向上延伸；第二鳍有源区，在所述第一方向上延伸且在与所述第一方向不同的第二方向上与所述第一鳍有源区间隔开；栅极线，与所述第一鳍有源区及所述第二鳍有源区交叉；第一源极/漏极区，在所述第一鳍有源区中位于所述栅极线的一侧；以及第二源极/漏极区，在所述第二鳍有源区中位于所述栅极线的一侧且面对所述第一源极/漏极区，其中所述第一源极/漏极区的与所述第一方向垂直的横截面相对于所述第一源极/漏极区在所述第二方向上的中心线具有不对称形状，所述中心线在与所述衬底的所述顶表面垂直的第三方向上延伸。
- 集成电路装置
- [发明专利]半导体器件及半导体器件的制造方法-CN201710317887.0有效
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坪井信生
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瑞萨电子株式会社
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2017-05-08
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2023-05-09
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H01L27/092
- 本发明涉及半导体器件及半导体器件的制造方法。能够提高半导体器件的特性。半导体器件构成为具有SOI衬底、在活性区域上隔着栅极绝缘膜(GI1)形成的栅电极(GE1)、和在元件分离区域形成的虚拟栅电极(DGE1)，该SOI衬底具有活性区域和元件分离区域即元件分离绝缘膜(STI)。在虚拟栅电极(DGE1)的两侧形成虚拟侧壁膜(DSW)，该侧壁膜以与活性区域与元件分离区域即元件分离绝缘膜(STI)的边界一致或重叠的方式配置。根据所述构成，即便在接触孔(C1)偏移形成的情况下，也能够防止插塞(P1)形成得较深而到达例如绝缘层(BOX)、支撑衬底(SB)。
- 半导体器件制造方法
- [发明专利]半导体器件-CN202310107387.X在审
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张有志;陈泽勇;黄灿阳;陈运波
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广州粤芯半导体技术有限公司
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2023-02-09
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2023-05-05
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H01L27/092
- 本申请涉及半导体技术领域，公开了一种半导体器件，包括集成衬底，集成衬底上设有浅隔离层，浅隔离层将集成衬底划分为若干个N+衬底或P+衬底，在集成衬底上且对称于浅隔离层设有多晶硅栅，多晶硅栅与集成衬底间设有栅极氧化物，在集成衬底内且位于多晶硅栅的侧边对称设有源/漏区，集成衬底上设有用于组成接触孔蚀刻阻挡层的介电层，介电层包括氮化硅层和氮氧化硅层，氮化硅层和氮氧化硅层覆盖多晶硅栅、浅隔离层及源/漏区，其中，氮化硅层位于氮氧化硅层面向集成衬底的一侧并用于隔离多晶硅栅与氮氧化硅层。本申请改善了半导体器件在等离子加工工艺中的器件损伤。
- 半导体器件
- [发明专利]半导体器件-CN202310119081.6在审
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徐东灿;朴起宽;金东宇;申东石
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三星电子株式会社
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2017-06-20
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2023-05-05
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H01L27/092
- 本发明公开了一种半导体器件，该半导体器件包括：包括第一区和第二区的衬底；鳍型有源区域，其在第一区和第二区的每个中在远离衬底的第一方向上延伸；平行于鳍型有源区域的上表面延伸并与鳍型有源区域的上表面间隔开的多个纳米片；栅极，其在交叉第一方向的第二方向上在鳍型有源区域之上延伸；栅极电介质层，其被插置在栅极与每个纳米片之间；第一区中包括的第一源极和漏极区以及第二区中包括的第二源极和漏极区；以及绝缘间隔物，其被插置在鳍型有源区域与纳米片之间，其中空气间隔物被插置在绝缘间隔物与第一源极和漏极区之间。
- 半导体器件
- [发明专利]三维半导体器件-CN202211317355.4在审
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朴星一;朴宰贤;河大元;黄圭晚
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三星电子株式会社
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2022-10-26
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2023-05-02
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H01L27/092
- 提供了一种三维半导体器件。该三维半导体器件包括：第一有源区，在基板上并包括沿着第一方向交替布置的多个下沟道图案和多个下源极/漏极图案；第二有源区，在第一有源区上并包括沿着第一方向交替布置的多个上沟道图案和多个上源极/漏极图案；第一栅电极，在所述多个下沟道图案中的第一下沟道图案上和在所述多个上沟道图案中的第一上沟道图案上；以及第二栅电极，在所述多个下沟道图案中的第二下沟道图案上和在所述多个上沟道图案中的第二上沟道图案上。第二栅电极可以包括下栅电极、上栅电极以及插置在其间的隔离图案。
- 三维半导体器件
- [发明专利]低成本高性能模拟金属氧化物半导体晶体管-CN202211325464.0在审
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P·马哈灵音;A·萨多夫尼科夫
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德州仪器公司
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2022-10-27
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2023-05-02
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H01L27/092
- 本申请案涉及低成本高性能模拟金属氧化物半导体晶体管。一种微电子装置(100)，其包含模拟MOS晶体管(105)。所述模拟晶体管(105)具有在所述微电子装置(100)的衬底(101)的半导体材料(102)中具有第一导电类型的主体阱(119)。所述主体阱(119)在所述衬底(101)中延伸得比所述半导体材料(102)的顶部表面(103)处的场释放电介质层(104)深。所述模拟晶体管(105)具有漏极阱(122)及源极阱(121)，其在所述半导体材料(102)中具有第二相对导电类型，其两者与所述主体阱(119)接触。所述漏极阱(122)及所述源极阱(121)在所述衬底(101)中延伸得比所述场释放电介质层(104)深。所述模拟晶体管(105)在所述主体阱(119)上方的栅极电介质层(118)上具有栅极(130)。所述漏极阱(122)及所述源极阱(121)在所述半导体材料(102)的所述顶部表面(103)处的所述栅极(130)下方部分延伸。
- 低成本性能模拟金属氧化物半导体晶体管
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