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[发明专利]具有穿过栅极结构的深阱注入的LDMOS晶体管-CN202310409315.0在审
发明人： A·萨多夫尼科夫;M-Y·庄;J·陈 -专利权人：德克萨斯仪器股份有限公司
申请日： 2023-04-17 - 公布日： 2023-10-27 - 主分类号： H01L21/336 文献下载
摘要：本申请涉及具有穿过栅极结构的深阱注入的LDMOS晶体管。一种晶体管制造方法包含在具有第一导电类型的半导体衬底之上形成栅极结构。对所述栅极结构之上的光致抗蚀剂层进行图案化，以从所述栅极结构的未被覆盖部分及所述半导体衬底的与所述栅极结构的所述未被覆盖部分邻接的相邻区之上移除所述光致抗蚀剂层。使用第一掺杂剂以使得所述第一掺杂剂穿透所述栅极结构的所述未被覆盖部分以及被所述光致抗蚀剂层阻挡来形成具有所述第一导电类型的深阱区。通过注入第二掺杂剂以使得所述第二掺杂剂穿透所述相邻区以及被所述栅极结构的所述未被覆盖部分阻挡来形成浅阱区。
具有穿过栅极结构注入 ldmos 晶体管

[发明专利]窄深沟槽的沉降物至掩埋层连接区域-CN201880059741.3有效
发明人： B·胡;A·萨多夫尼科夫;S·K·蒙哥马利 -专利权人：德克萨斯仪器股份有限公司
申请日： 2018-09-19 - 公布日： 2023-08-25 - 主分类号： H01L21/822 文献下载
摘要：一种形成IC的方法包括在掺杂有第一类型的衬底(102)中形成掺杂有第二类型的掩埋层(BL)(106)。蚀刻深沟槽直至BL，深沟槽包括较窄的内沟槽环和较宽的外沟槽环。第一深沉降物(122)注入使用具有第一剂量、第一能量和第一倾角的第二类型的离子。第二深沉降物(182)注入使用具有小于第一剂量的第二剂量、大于第一能量的第二能量以及小于第一倾角的第二倾角的第二类型的离子。外沟槽环和内沟槽环被电介质衬里。从外沟槽环的底部去除电介质衬层。外沟槽环填充有导电填充材料，该导电填充材料与衬底接触并填充内沟槽环。
深沟沉降掩埋连接区域

[发明专利]用于高压隔离的双深沟槽-CN201780049630.X有效
发明人： S·彭哈卡;B·胡;A·萨多夫尼科夫;G·马图尔 -专利权人：德克萨斯仪器股份有限公司
申请日： 2017-08-16 - 公布日： 2023-08-11 - 主分类号： H01L21/8238 文献下载
摘要：在所描述的示例中，一种半导体器件(100A)采用隔离方案来保护低压晶体管免受高压操作的影响。该半导体器件(100A)包括衬底(102)、掩埋层(106)、晶体管阱区(101)、第一沟槽(114)和第二沟槽(174)。衬底(102)具有顶表面(102A)和底表面。掩埋层(106)位于衬底(102)内，并且晶体管阱区(101)位于掩埋层(106)上方。第一沟槽(114)从顶表面(102a)延伸以穿入掩埋层(106)，并且第一沟槽(114)具有第一沟槽深度(TDi)。第二沟槽(174)从顶表面(102a)延伸以穿入掩埋层(106)。第二沟槽(174)内插在第一沟槽(114)与晶体管阱区(101)之间。第二沟槽(174)具有小于第一沟槽深度(TDi)的第二沟槽深度(TD2)。
用于高压隔离深沟

[发明专利]低成本高性能模拟金属氧化物半导体晶体管-CN202211325464.0在审
发明人： P·马哈灵音;A·萨多夫尼科夫 -专利权人：德州仪器公司
申请日： 2022-10-27 - 公布日： 2023-05-02 - 主分类号： H01L27/092 文献下载
摘要：本申请案涉及低成本高性能模拟金属氧化物半导体晶体管。一种微电子装置(100)，其包含模拟MOS晶体管(105)。所述模拟晶体管(105)具有在所述微电子装置(100)的衬底(101)的半导体材料(102)中具有第一导电类型的主体阱(119)。所述主体阱(119)在所述衬底(101)中延伸得比所述半导体材料(102)的顶部表面(103)处的场释放电介质层(104)深。所述模拟晶体管(105)具有漏极阱(122)及源极阱(121)，其在所述半导体材料(102)中具有第二相对导电类型，其两者与所述主体阱(119)接触。所述漏极阱(122)及所述源极阱(121)在所述衬底(101)中延伸得比所述场释放电介质层(104)深。所述模拟晶体管(105)在所述主体阱(119)上方的栅极电介质层(118)上具有栅极(130)。所述漏极阱(122)及所述源极阱(121)在所述半导体材料(102)的所述顶部表面(103)处的所述栅极(130)下方部分延伸。
低成本性能模拟金属氧化物半导体晶体管

[发明专利]具有折叠通道及折叠漂移区的MOS晶体管及形成MOS晶体管的方法-CN202110848378.7在审
发明人： S·D·海尼;A·萨多夫尼科夫 -专利权人：德州仪器公司
申请日： 2021-07-27 - 公布日： 2022-02-18 - 主分类号： H01L29/78 文献下载
摘要：本申请案涉及具有折叠通道及折叠漂移区的MOS晶体管及形成所述MOS晶体管的方法。半导体装置(100)包含折叠漏极扩展金属氧化物半导体DEMOS晶体管(106)。所述半导体装置(100)具有包含带有波纹顶表面(116)的半导体材料(104)的衬底(102)。所述波纹顶表面(116)具有上部(118)、下部(120)、从所述上部(118)延伸到所述下部(120)的第一横向部分(122)及从所述上部(118)延伸到所述下部(120)的第二横向部分(124)。所述折叠DEMOS晶体管(106)包含所述半导体材料(104)中的主体(108)、所述主体(108)之上的栅极电介质层(128)上的栅极(130)、接触所述主体(108)的漂移区(112)及场板电介质层(126)上的场板(132)，其全都沿着所述波纹顶表面(116)的所述上部(118)、所述第一横向部分(122)、所述第二横向部分(124)及所述下部(120)连续地延伸。公开形成所述折叠DEMOS晶体管(106)的方法。
具有折叠通道漂移 mos 晶体管形成方法

[发明专利]具有在基极区与发射极区之间的偏置结构的双极结晶体管-CN202110002780.3在审
发明人： A·萨多夫尼科夫;N·拉沃洛格达;G·马图尔 -专利权人：德克萨斯仪器股份有限公司
申请日： 2021-01-04 - 公布日： 2021-07-23 - 主分类号： H01L29/423 文献下载
摘要：本申请题为“具有在基极区与发射极区之间的偏置结构的双极结晶体管”。在所描述的示例中，双极结晶体管(100)包括衬底。发射极区(114)、基极区(112)和集电极区(110)均形成在衬底(120)中。栅极型结构(102)在基极区(112)与发射极区(114)之间形成在衬底上。触点(130)耦合到栅极型结构(102)，并且触点适于耦合到DC电压(VCC)的源。
具有基极发射极之间偏置结构结晶体

[发明专利]具有深沟槽隔离及沟槽电容器的半导体装置-CN201980067474.9在审
发明人：胡炳华;A·萨多夫尼科夫;A·阿里;Y·潘;S·赫策 -专利权人：德州仪器公司
申请日： 2019-12-17 - 公布日： 2021-05-25 - 主分类号： H01L21/8249 文献下载
摘要：本发明揭示一种半导体装置(100)，其具有隔离结构(120)及沟槽电容器(130)，所述隔离结构(120)及所述沟槽电容器(130)各自使用单个抗蚀剂掩模蚀刻不同宽度及不同深度的对应第一及第二沟槽(121、131)来形成，并且具有形成于沟槽侧壁上的电介质衬层(121、131)及填充所述沟槽(121、131)的多晶硅(126、136)及环绕所述沟槽(121、131)的深掺杂区域(122、132)，包含金属化结构(154、156)的将所述隔离结构沟槽(121)的所述多晶硅(126)连接到所述深掺杂区域(122)以形成隔离结构(120)的导电特征(160、162)。
具有深沟隔离沟槽电容器半导体装置

[发明专利]以锗硅BICMOS技术在模拟/射频功率ED-CMOS中建立栅极屏蔽的方法-CN201510266619.1有效
发明人： J·A·巴伯库克;A·萨多夫尼科夫 -专利权人：德克萨斯仪器股份有限公司
申请日： 2015-05-22 - 公布日： 2020-04-07 - 主分类号： H01L27/06 文献下载
摘要：本发明涉及以锗硅BICMOS技术在模拟/射频功率ED‑CMOS中建立栅极屏蔽的方法。一种以SiGe BICMOS技术制造MOSFET晶体管的方法，并且得到的结构具有形成在栅极电极116和漏极区106之间的漏栅反馈电容屏蔽112。该屏蔽不与栅极107重叠，由此最小化对晶体管的输入电容的影响。该过程不需要复杂或昂贵的处理，因为该屏蔽由通常用于SiGe BICMOS技术中的双极基极材料组成。
bicmos 技术模拟射频功率 ed cmos 建立栅极屏蔽方法

[发明专利]用于创建具有横向集电极的高电压互补BJT的方法-CN201510158427.9有效
发明人： J·A·巴布科克;A·萨多夫尼科夫 -专利权人：德克萨斯仪器股份有限公司
申请日： 2015-04-03 - 公布日： 2020-04-07 - 主分类号： H01L27/082 文献下载
摘要：本发明公开了用于创建具有降低表面电场效果的具有在体衬底上具有的横向集电极的具有减小表面电场效果的高电压互补BJT的方法，并且描述了形成在标准体硅集成电路中的高电压双极晶体管(100，200)。在一个公开的实施例中，集电极区域(104，204)被形成在外延硅层中。基区(113，213)和发射极(108，208)被布置在集电极区域的上方。n型区域(106)通过在沉积集电极外延区域之前将施主杂质注入到PNP晶体管的p衬底和将受主杂质注入到NPN晶体管的p衬底来形成在集电极区域的下方。在后面的工艺流程中，这些n型(106)和p型(206)区域通过深n+(110)阱和深p+(210)阱分别连接到管芯的顶部。n型阱接着被耦合到VCC，而p型阱被耦合到GND，从而提供PNP和NPN集电极区域的横向消耗的部分，并且因此增加PNP和NPN集电极区域的BV。
用于创建具有横向集电极电压互补 bjt 方法

[发明专利]制造具有在形成硅化物前形成于栅极材料和栅极氧化物的侧壁上的电介质的晶体管-CN201811395128.7在审
发明人： A·萨多夫尼科夫;N·拉沃洛斯卡亚 -专利权人：德克萨斯仪器股份有限公司
申请日： 2018-11-22 - 公布日： 2019-06-04 - 主分类号： H01L21/331 文献下载
摘要：本申请涉及制造具有在形成硅化物前形成于栅极材料和栅极氧化物的侧壁上的电介质的晶体管。本申请公开一种制造晶体管(100)的方法，其包括：在半导体中注入掺杂剂以形成具有第一类型的多数载流子的集电极区(102)，在集电极区中注入掺杂剂以形成基极区(104)，在基极区上形成栅极氧化物(114)，在栅极氧化物上形成栅极材料(116)，形成栅极材料和栅极氧化物以留下基极区的发射极区域未被覆盖，形成发射极区(106)，以及形成电介质(118)以覆盖发射极区的第一区域(108)以及栅极材料和栅极氧化物的第一侧壁(402)，同时留下发射极区的第二区域(110)未被覆盖。在电介质和发射极区的第二区域上方沉积金属，并且对半导体进行退火以在发射极区的第二区域中形成硅化物(202)。
栅极氧化物发射极区栅极材料电介质第二区域硅化物基极区晶体管注入掺杂剂集电极区侧壁半导体覆盖退火制造多数载流子发射极区域沉积金属第一侧壁第一区域申请

[发明专利]具有提高的击穿电压-截止频率乘积的SiGe异质结双极晶体管-CN201380016089.4有效
发明人： J·A·巴布科克;A·萨多夫尼科夫 -专利权人：德克萨斯仪器股份有限公司
申请日： 2013-03-25 - 公布日： 2018-04-24 - 主分类号： H01L29/737 文献下载
摘要：SiGe异质结双极晶体管(HBT)(200)的击穿电压(BVCEO)和截止频率(fT)的乘积通过利用具有中空核的掺杂区域(210)增加超出约翰逊限制，其中所述中空核从基极(150)向下延伸至重度掺杂的掩埋集电极区域(120)。掺杂区域和掩埋集电极区域具有相反的掺杂剂类型。
具有提高击穿电压截止频率乘积 sige 异质结双极晶体管

[发明专利]具有浅层向外扩散P+发射极区的锗化硅异质结双极晶体管-CN201380015922.3有效
发明人： J·A·巴布科克;A·萨多夫尼科夫 -专利权人：德克萨斯仪器股份有限公司
申请日： 2013-03-25 - 公布日： 2018-01-26 - 主分类号： H01L29/73 文献下载
摘要：pnp型硅锗异质结双极晶体管(HBT)(300)通过外延生长发射极以包括单晶锗区(316)和上覆的单晶硅区(318)，降低晶体管的p+发射极(310)中的p‑型掺杂物原子向外扩散到晶体管的基极(150)的低掺杂区中的速率。
具有向外扩散发射极锗化硅异质结双极晶体管

[发明专利]带有注入式背栅的集成JFET结构-CN201710497632.7在审
发明人： A·萨多夫尼科夫;D·韦泽;M·E·达尔斯特伦;J·M·哈伯特 -专利权人：德克萨斯仪器股份有限公司
申请日： 2017-06-27 - 公布日： 2018-01-05 - 主分类号： H01L29/808 文献下载
摘要：本申请公开一种带有注入式背栅的集成JFET结构。一种半导体器件(100)，其含有具有沟道层(114)的JFET(112)，沟道层(114)在衬底(102)中具有第一导电类型。JFET(112)具有在沟道(114)下方的具有第二相反导电类型的背栅(116)。背栅(116)与沟道层(116)横向对准。通过在半导体器件(100)的衬底(102)上方形成沟道掩模来形成半导体器件(100)，该沟道掩模暴露用于沟道掺杂剂的区域。当沟道掩模在适当位置时，沟道掺杂剂注入到由沟道掩模暴露的区域中的衬底(102)中。当沟道掩模在适当位置时，背栅掺杂剂注入到衬底(102)中，使得所注入的沟道掺杂剂与所注入的沟道掺杂剂横向对准。
带有注入式背栅集成 jfet 结构

[发明专利]具有倾斜超结漂移结构的DMOS晶体管-CN201280028956.1无效
发明人： A·萨多夫尼科夫;W·弗兰茨;E·马佐蒂;R·W·小富特;P·J·霍波;P·博拉;V·瓦施琛克 -专利权人：德克萨斯仪器股份有限公司
申请日： 2012-04-13 - 公布日： 2014-03-05 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种具有较低导通状态漏源电阻和较高击穿电压的DMOS晶体管（200），其利用沿着开口（214）的侧壁（218）定位的倾斜超结漂移结构（222），其中漏区（220）处于该开口的底部并且源区（232）靠近该开口的顶部。
具有倾斜漂移结构 dmos 晶体管

[发明专利]具有在漂移区下面的腔体的DMOS晶体管-CN201280020245.X有效
发明人： W·弗兰茨;V·瓦施琛克;R·W·弗提;A·萨多夫尼科夫;P·博拉;P·J·浩珀 -专利权人：德克萨斯仪器股份有限公司
申请日： 2012-04-26 - 公布日： 2014-01-08 - 主分类号： H01L29/78 文献下载
摘要：一种在绝缘体上的硅（SOI）结构（102）上形成的横向DMOS晶体管（300）由于在所述SOI结构的体区（104）中形成的腔体（310）而具有较高的击穿电压。所述腔体露出位于所述DMOS晶体管的漂移区的垂直正下方的所述SOI结构的绝缘体层（106）的底表面的一部分。
具有漂移下面 dmos 晶体管

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