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[发明专利]存储单元、半导体装置及其制造方法-CN202210067063.3在审
发明人：凌嘉佑;姜慧如;林仲德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-20 - 公布日： 2022-12-20 - 主分类号： H01L27/1159 文献下载
摘要：本公开的实施例提供存储单元，存储单元包括与源极线和位线接触的沟道材料；与沟道材料接触的铁电材料；以及与字线接触的铁电材料。铁电材料设置在沟道材料和字线之间。字线包括块层。块层包括第一金属层；以及第二金属层。第二金属层夹在第一金属层和铁电材料之间。
存储单元半导体装置及其制造方法

[发明专利]半导体元件、晶片及其制造方法-CN202210111877.2在审
发明人：林孟汉;黄家恩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-27 - 公布日： 2022-12-20 - 主分类号： H01L27/11597 文献下载
摘要：一种半导体元件、晶片及其制造方法，半导体元件包含源极及一对漏极，该对漏极在第一方向上设置于源极的任一侧上且与源极间隔开。在第一方向上延伸的通道层在垂直于第一方向的第二方向上设置于该源极及该对漏极的至少一个离轴外表面上。在第一方向上延伸的记忆体层在第二方向上设置于通道层的离轴外表面上。在第一方向上延伸的至少一个栅极层在第二方向上设置于记忆体层的离轴外表面上。栅极延伸结构在第一方向上自漏极中的各者至少部分地朝向源极延伸，且位于近接于通道层及相应漏极中的各者并与之接触。
半导体元件晶片及其制造方法

[发明专利]半导体装置-CN202210216717.4在审
发明人：金炫哲;金容锡;禹东秀;李炅奂 -专利权人：三星电子株式会社
申请日： 2022-03-07 - 公布日： 2022-12-20 - 主分类号： H01L27/1159 文献下载
摘要：提供了一种半导体装置。所述半导体装置包括：多条第一导电线，在第一方向上延伸，并且在与第一方向相交的第二方向上彼此间隔开，第一方向和第二方向是水平方向；多个竖直半导体图案，分别设置在所述多条第一导电线上；栅电极，与所述多条第一导电线交叉，并且穿透所述多个竖直半导体图案中的每个竖直半导体图案；铁电图案，在栅电极与所述多个竖直半导体图案中的每个竖直半导体图案之间；以及栅极绝缘图案，在铁电图案与所述多个竖直半导体图案中的每个竖直半导体图案之间。
半导体装置

[发明专利]一种横向同质异质结存储器器件及制备方法-CN202210944952.3在审
发明人：宁静;张弛;张进成;王东;马佩军;郝跃 -专利权人：西安电子科技大学
申请日： 2022-08-08 - 公布日： 2022-12-16 - 主分类号： H01L27/1159 文献下载
摘要：本发明涉及一种横向同质异质结存储器器件及制备方法，存储器器件包括：衬底栅层、第一介质层、第二介质层、二维半导体沟道层和欧姆电极，其中，第一介质层和第二介质层均位于衬底栅层上，且第一介质层和第二介质层相接触；二维半导体沟道层位于第一介质层和第二介质层上；欧姆电极位于二维半导体沟道层的两端。该存储器器件通过复合介质层对二维半导体沟道层进行介质调控和静电栅调控，使得同质材料中形成横向异质结，形成的横向异质结截面处于第一介质层和第二介质层的交界处，且形成的横向异质结界面只有一条线，减少了界面处的缺陷，并且由于是采用同种材料形成的异质结，所以不存在不同材料间的晶格失配问题，提高了存储器电学性能。
一种横向同质结存器件制备方法

[发明专利]存储器及其制造方法-CN202080100140.X在审
发明人：景蔚亮;王正波;崔靖杰 -专利权人：华为技术有限公司
申请日： 2020-06-30 - 公布日： 2022-12-06 - 主分类号： H01L27/11597 文献下载
摘要：本申请的实施例提供一种存储器及其制造方法，涉及存储领域，该方案提供的存储器可以直接通过环绕栅极纳米线制造技术制造。该存储器，包括：堆叠层，堆叠层包括交叠设置的第一导电层和第二导电层，以及设置在相邻的第一导电层和第二导电层之间的隔离层；堆叠层包括贯穿堆叠层的垂直通道，垂直通道的内侧侧壁上形成有半导体薄膜；第一导电层包括导电材料，第一导电层的导电材料与半导体薄膜之间形成有电荷捕获膜层，半导体薄膜在与电荷捕获膜层相对的位置上形成有贯穿半导体薄膜的沟道，第二导电层包含导电材料，半导体薄膜与第二导电层的导电材料接触的位置形成有电极结构，电极结构包括源极或漏极。
存储器及其制造方法

[发明专利]半导体存储器件及其制造方法-CN202210149385.2在审
发明人：金炫哲;金容锡;禹东秀;柳成原;李炅奂;洪载淏 -专利权人：三星电子株式会社
申请日： 2022-02-18 - 公布日： 2022-11-15 - 主分类号： H01L27/1159 文献下载
摘要：一种半导体存储器件可以包括堆叠，该堆叠包括：交替堆叠在衬底上的字线和层间绝缘图案，该字线沿平行于衬底的顶面的第一方向延伸；半导体图案，与字线交叉，并且具有沿平行于衬底的顶面的第二方向延伸的长轴；数据存储图案，分别介于半导体图案与字线之间，该数据存储图案包括铁电材料；位线，沿垂直于衬底的顶面的第三方向延伸，并在第一方向上彼此间隔开，该位线中的每一条位线与在第三方向上彼此间隔开的半导体图案的第一侧面接触；以及源极线，与半导体图案的第二侧面接触。
半导体存储器件及其制造方法

[发明专利]一种多层薄膜制备方法及多层薄膜-CN202080098589.7在审
发明人：秦健鹰;杨喜超;邢彦敏;张岩;魏侠 -专利权人：华为技术有限公司
申请日： 2020-03-17 - 公布日： 2022-11-04 - 主分类号： H01L27/1159 文献下载
摘要：本申请公开了一种多层薄膜制备方法及多层薄膜，其中方法主要包括：制备第一材料层，进而在第一材料层的表面层叠设置多个第二材料层。本申请实施例中，每个第二材料层包括第二衬底，第二衬底由铁电单晶材料构成。采用上述方法，可以在多层薄膜中制备多个由铁电单晶材料构成的薄膜层，有利于扩大铁电单晶材料在多层薄膜中的应用。
一种多层薄膜制备方法

[发明专利]半导体装置、记忆体装置和制造记忆体装置的方法-CN202210699513.0在审
发明人：林孟汉;黄家恩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-06-20 - 公布日： 2022-10-25 - 主分类号： H01L27/11597 文献下载
摘要：一种半导体装置、记忆体装置和制造记忆体装置的方法，半导体装置包括具有第一区域和第二区域的基板。在第一区域的半导体装置包括第一记忆体层、和第一半导体通道其耦合到第一记忆体层的一部分。在第一区域的半导体装置还包括第一导电性结构、和第二导电性结构其耦合到第一半导体通道的多个端部部分。在第二区域的半导体装置包括第三导电性结构和第二记忆体层。在第二区域的半导体装置包括第二半导体通道其包含：(i)第一垂直部分其耦合到第二记忆体层的一部分；以及(ii)侧向部分其耦合到第三导电性结构的顶表面。在第二区域的半导体装置包括第四导电性结构其耦合到第二半导体通道的端部部分。
半导体装置记忆体制造方法

[发明专利]一种三栅型六位存储器件及其制备方法-CN202210930733.X在审
发明人：王天宇;孟佳琳;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2022-08-04 - 公布日： 2022-09-27 - 主分类号： H01L27/1159 文献下载
摘要：本发明公开一种三栅型六位存储器件及其制备方法。该三栅型六位存储器件包括：衬底；三个栅电极，彼此间隔分布在所述衬底上；铁电栅介质层，其为有机铁电聚合物薄膜，覆盖上述结构；沟道层，其二维铁电半导体材料，形成在所述铁电栅介质层上；源电极和漏电极，形成在所述沟道层两侧，分别先后对三个栅电极施加正向电压，使有机铁电聚合物薄膜和二维铁电半导体材料发生不同程度的极化翻转，从而获得六个不同的极化翻转组合状态，实现器件的六位存储功能。
一种三栅型六位存储器件及其制备方法

[发明专利]半导体存储装置-CN202110906089.8在审
发明人：铃木都文;上牟田雄一 -专利权人：铠侠股份有限公司
申请日： 2021-08-09 - 公布日： 2022-09-27 - 主分类号： H01L27/1159 文献下载
摘要：本发明提供半导体存储装置。实施方式的半导体存储装置具备：半导体层，在第1方向上延伸；第1栅极电极层；第2栅极电极层，在第1方向上与第1栅极电极层隔开间隔而设置；以及栅极绝缘层，包含铪(Hf)或者锆(Zr)的至少任意一方的金属元素和氧(O)，栅极绝缘层包括第1栅极电极层与半导体层之间的第1区域、第1栅极电极层与第2栅极电极层之间的第2区域以及第2栅极电极层与半导体层之间的第3区域，第1区域以正交晶系或者三方晶系的结晶为主要的构成物质，第2区域与半导体层之间的距离大于第1区域与半导体层之间的距离。
半导体存储装置

[发明专利]具有3D堆叠结构的半导体器件及其制造方法-CN202210219026.X在审
发明人：车映官;朴宰彻;田尚勋 -专利权人：三星电子株式会社;韩国科学技术院
申请日： 2022-03-08 - 公布日： 2022-09-13 - 主分类号： H01L27/1159 文献下载
摘要：提供了具有三维堆叠结构的半导体器件及其制造方法。一种半导体器件包括：多个沟道结构，在基板上并布置成三维阵列；多个栅电极，在平行于基板的方向上延伸；以及多个源电极和漏电极，在垂直于基板的方向上延伸。栅电极连接到在平行于基板的方向上排列的沟道结构，源电极和漏电极连接到在垂直于基板的方向上排列的沟道结构。沟道结构包括沟道层和在沟道层上的铁电层。
具有堆叠结构半导体器件及其制造方法

[发明专利]记忆体设备、半导体设备及其制造方法-CN202110727233.1在审
发明人：林孟汉;黄家恩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-06-29 - 公布日： 2022-08-30 - 主分类号： H01L27/1159 文献下载
摘要：本揭露提供一种记忆体设备、半导体设备及其制造方法，包括沿着垂直方向设置的多个第一记忆体单元的记忆体设备。多个第一记忆体单元的每一者包括第一通道段的部分，此部分沿垂直方向延伸并具有第一侧壁及第二侧壁。第一通道段的第一侧壁及第二侧壁分别面向及背离第一横向方向。多个第一记忆体单元中的每一者包括第一铁电段的部分，此部分亦沿垂直方向延伸并与第一通道段的第一侧壁接触。第一铁电段沿第二横向方向的宽度不同于第一通道段沿第二横向方向的宽度。第二横向方向垂直于第一横向方向。
记忆体设备半导体设备及其制造方法

[发明专利]一种基于量子效应的高性能铁电隧穿结及其制备方法-CN202210170214.8在审
发明人：刘艳;闫钦元;周久人;冯雯静;郑思颖;韩根全;郝跃 -专利权人：西安电子科技大学杭州研究院
申请日： 2022-02-23 - 公布日： 2022-08-12 - 主分类号： H01L27/1159 文献下载
摘要：本发明涉及一种基于量子效应的高性能铁电隧穿结及其制备方法。高性能铁电隧穿结及其制备方法包括衬底上由下至上设置的氧化层和沟道层；沟道层上表面设有绝缘介质层和导流层交替堆叠的垂直结构，每个导流层设有专属的接触孔，接触孔内填充电极；垂直结构设有沟槽，沟槽内由内壁至槽中心依次填充有铁电层、半导体层和电极层。本发明一方面通过三维集成技术的兼容性大幅提升器件密度，还可引入量子效应来调整半导体内部载流子分布从而大幅提升开关电流比。该方案解决了现有技术开关电流比小的性能缺陷，并拓展了铁电隧穿结存储器件的三维集成能力，可为超低功耗存算一体神经形态芯片的实现提供技术支撑。
一种基于量子效应性能铁电隧穿结及其制备方法

[发明专利]一种基于范德华层状二维材料的力致铁电存储器-CN202210282421.2在审
发明人：邓俊楷;杨伟杰 -专利权人：西安交通大学
申请日： 2022-03-22 - 公布日： 2022-08-09 - 主分类号： H01L27/1159 文献下载
摘要：本发明公开了一种基于范德华层状二维材料的力致铁电存储器。力致铁电存储器包括衬底以及覆盖于衬底上的α‑In2Se3纳米片。本发明还公开了上述力致铁电存储器的数据写入方法以及数据擦除方法。本发明通过外加载荷对α‑In2Se3铁电畴的翻转，设计力致铁电存储器，并通过改变施加载荷的运动方向可以实现铁电畴翻转图案的可控极化操作。由于α‑In2Se3的高应变系数、良好的力学稳定性和对机械应变的高反馈灵敏度可使得α‑In2Se3的铁电畴易发生翻转，且，力致翻转的铁电畴可通过外加电场恢复至原始极化状态，即能够实现铁电存储器的力写电擦操作。
一种基于范德华层状二维材料力致铁电存储器

[发明专利]一种非对称铁电隧穿结多值存储单元的调制方法-CN202010049214.3有效
发明人：王兴晟;余豪;王成旭;缪向水 -专利权人：华中科技大学
申请日： 2020-01-16 - 公布日： 2022-08-05 - 主分类号： H01L27/1159 文献下载
摘要：本发明提供了一种非对称铁电隧穿结多值存储单元的调制方法及其对应的存储单元、存储器。该多值存储单元包括N个铁电功能层；N个铁电功能层分别具有不同的矫顽场值，以使N个铁电功能层在施加第一激励后仍呈现出不同的剩余极化差异，进而在第二激励作用下所述多值存储单元呈现2N种隧穿阻态；其中，N为大于等于2的整数，且第一激励包括改变驱动激励的大小和驱动激励的方向。本发明的非对称铁电隧穿结多值存储单元具有非易失、读取功耗低的特点；同时在一个存储单元中可以实现多种不同的存储状态，大幅度提高了存储密度以及单位存储容量。
一种对称铁电隧穿结多值存储单元调制方法

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