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[发明专利]一种集成于FPGA的动态多启动电路与FPGA-CN202110267498.8有效
发明人：蔡旭伟;张亭亭;古生霖;王兴兴;贾红;陈维新;韦嶔;程显志 -专利权人：厦门智多晶科技有限公司
申请日： 2021-03-11 - 公布日： 2023-10-27 - 主分类号： G11C16/08 文献下载
摘要：本发明涉及一种集成于FPGA的动态多启动电路与FPGA，该电路包括：接收模块、重配置触发模块、地址选择模块以及重配置模块，其中，接收模块，用于接收编码数据；重配置触发模块，用于对编码数据进行译码，得到译码数据，并判断译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；地址选择模块，用于读取地址选择控制字，并根据地址选择控制字选择相应模式的启动地址；重配置模块，用于根据选取的重配置模式以及启动地址读取配置数据完成重配置过程。本发明的集成于FPGA的动态多启动电路，通过四组编码启动用户重配置，相比于使用指令集方式更为简便易用。
一种集成 fpga 动态启动电路

[发明专利]一种基于中继电路的FPGA SRAM配置电路架构及FPGA-CN202210198020.9有效
发明人：蔡旭伟;王黎明;韦嶔;程显志;贾红 -专利权人：厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2023-08-18 - 主分类号： G11C7/12 文献下载
摘要：本发明提供的一种基于中继电路的FPGA SRAM配置电路架构及FPGA，包括字线控制电路、字线驱动电路、位线控制电路以及位线驱动电路，位线驱动电路将驱动的SRAM阵列分割，减小了每一段驱动电路的负载，形成多个SRAM阵列区域，通过位线控制电路以及字线控制电路相互配合以实现每个SRAM阵列区域的位线由两侧的位线驱动电路共同驱动，同时对于一段分割后的位线而言，它由两侧的驱动电路共同驱动，相较于现有技术的单侧驱动，驱动能力更强。因此本发明可以有效提升SRAM阵列写入成功率，提高产品可靠性；同时在SRAM阵列扩大后，容易直接复用扩展，无需再考虑驱动能力问题，可以节约设计验证成本。
一种基于中继电路 fpga sram 配置架构

[发明专利]一种用于FPGA芯片的电荷泵-CN201711275968.5有效
发明人：孟智凯;张祺;贾红;程显志;陈维新;韦嶔 -专利权人：西安智多晶微电子有限公司
申请日： 2017-12-06 - 公布日： 2023-07-07 - 主分类号： H02M3/07 文献下载
摘要：本发明公开了一种用于FPGA芯片的电荷泵，包括差分输入电路、共模负反馈电路、电流不匹配校正电路、输出差模清零电路、差分输出电路；所述差分输入电路连接所述差分输出电路，用于产生电荷泵的最终输出电压；所述差分输出电路包括两个输出端，分别连接共模负反馈电路和电流不匹配校正电路，用于分别向所述共模负反馈电路提供共模检测电平、向所述电流不匹配校正电路提供电流不匹配检测电平；所述共模负反馈电路连接差分输入电路，用于将所述共模检测电平补偿到差分输入电路的输出端；所述电流不匹配校正电路连接所述差分输出电路，用于根据检测到的差分输出的电流不匹配检测电平对应补偿两个差分输出。本发明提升了电荷泵线性度。
一种用于 fpga 芯片电荷

[发明专利]一种基于FPGA的管脚复用配置方法、装置及FPGA-CN202110119816.6有效
发明人：蔡旭伟;张亭亭;古生霖;王兴兴;贾红;陈维新;韦嶔;程显志 -专利权人：厦门智多晶科技有限公司
申请日： 2021-01-28 - 公布日： 2023-07-04 - 主分类号： G06F15/78 文献下载
摘要：本发明涉及一种基于FPGA的管脚复用配置方法、装置及FPGA，该方法包括：S1：接收数据指令；S2：对所述数据指令进行译码，得到译码数据；S3：判断所述译码数据的特定位置处的特定字段是否为特定标识，若是，则控制位设置为1，若否，则控制位设置为0；S4：响应于所述控制位设置为1，则禁用SCM、SSPI、MSPI和I2C管脚的功能，并将其作为JTAG数据接口；响应于所述控制位设置为0，则恢复SCM、SSPI、MSPI和I2C管脚的功能。本发明的方法，通过JTAG接口接收数据指令，根据所述数据指令复用SPI、I2C配置专用管脚，将JTAG配置模式下的数据接口由1bit扩展为8bit，既可以提高配置速度，也不需要额外添加配置专用管脚。
一种基于 fpga 管脚配置方法装置

[发明专利]一种FPGA芯片中查找表的检测电路及检测方法-CN202210259790.X有效
发明人：王国伟;田军;张浩琛;董登基;贾红;程显志 -专利权人：厦门智多晶科技有限公司
申请日： 2022-03-16 - 公布日： 2023-06-23 - 主分类号： G01R31/3185 文献下载
摘要：本发明公开了一种FPGA芯片中查找表的检测电路及检测方法，所述检测电路包括依次串联的多个检测单元，每个检测单元包括2(N‑1)个N输入的LUT、N‑1个时序检测寄存器以及N‑1个扇出修正寄存器，其中，第一级LUT的N个输入端分别连接N个数据输入口，每两级LUT后连接有一个时序检测寄存器，第2i‑1级LUT的组合逻辑输出端O连接至第2i级LUT的第一输入端，第2i级LUT的组合逻辑输出端O连接至第i个时序检测寄存器的输入端，第i个时序检测寄存器的输出端连接第2i+1级LUT的第一输入端；第一个扇出修正寄存器的输入端连接第二个数据输入端口。本发明的检测电路修正了数据输入扇出随LUT个数变化的缺陷，改善了时序不同步问题，提高了LUT测试速度。
一种 fpga 芯片查找检测电路方法

[发明专利]一种IP动态配置电路和FPGA-CN202011481219.X有效
发明人：王黎明;蔡旭伟;张亭亭;贾红;陈维新;韦嶔;程显志 -专利权人：厦门智多晶科技有限公司
申请日： 2020-12-15 - 公布日： 2023-06-02 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种IP动态配置电路及FPGA；该IP动态配置电路包括：配置桥接模块和IP模块组；其中，配置桥接模块用于将外部信号转换为改进型WishBone总线上的信号；改进型WishBone总线上的信号包括地址、数据以及IP模块的ID；每个IP模块组中的IP模块之间通过改进型WishBone总线串连；配置桥接模块与每个IP模块组的第一个IP模块通过改进型WishBone总线串连；每个IP模块均包含有控制器，控制器用于对IP模块所连接的改进型WishBone总线上的信号进行接收、处理以及驱动转发。本发明有效避免了信号线的物理距离过长，减少了IP动态调试所需信号通路，从而使得内部IP重配过程简单。
一种 ip 动态配置电路 fpga

[发明专利]一种在SEC校验中启动重配置的方法、装置及FPGA-CN202110119795.8有效
发明人：张亭亭;蔡旭伟;王黎明;王兴兴;贾红;陈维新;韦嶔;程显志 -专利权人：厦门智多晶科技有限公司
申请日： 2021-01-28 - 公布日： 2023-05-26 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种在SEC校验中启动重配置的方法、装置及FPGA；该方法包括：在FPGA执行主动配置的过程中，使用寄存器记录本次配置所选择的第一配置数据文件的初始地址以及是否为用户重配置的标记信息；当FPGA进入用户模式后，响应于SEC校验结果不通过，在重新配置FPGA时，基于寄存器中记录的标记信息确定第二配置数据文件的初始地址；其中，当标记信息表示上一次配置为用户重配置时，第二配置数据文件的初始地址为寄存器中记录的第一配置数据文件的初始地址；从第二配置数据文件的初始地址获取第二配置数据文件重新配置FPGA。本发明解决了SEC校验失败后重新配置的FPGA功能有时会与重新配置前的FPGA功能不相同的问题。
一种 sec 校验启动配置方法装置 fpga

[发明专利]用于FPGA配置存储器的SEC校验方法和装置-CN201911395482.4有效
发明人：张亭亭;蔡旭伟;王兴兴;贾红;陈维新;韦嶔;程显志 -专利权人：西安智多晶微电子有限公司
申请日： 2019-12-30 - 公布日： 2023-05-16 - 主分类号： G06F11/10 文献下载
摘要：本发明公开了一种用于FPGA配置存储器的SEC校验方法，包括：获取并保存参考ECC校验码；根据所述参考ECC校验码对所述FPGA配置存储器中的数据逐帧进行ECC校验并修改错误数据；对所述FPGA配置存储器中的数据进行CRC校验并在出现错误时对配置存储器中的所有帧进行数据重置。还公开了一种用于FPGA配置存储器的SEC校验装置，包括校验码存储模块、SEC校验模块、校正模块、配置模块和片外存储器，用于执行所述SEC校验方法。本发明的方法和装置使用ECC校验和CRC校验在FPGA芯片正常工作时对FPGA配置存储器中的数据进行检测和错误校正，两种校验方式共同作用，提高了FPGA芯片工作的正确性和稳定性。
用于 fpga 配置存储器 sec 校验方法装置

[发明专利]具有热插拔功能的IO电路、芯片及IO电路的供电控制方法-CN202210198018.1有效
发明人：王磊;韩建国;韦嶔;程显志;贾红 -专利权人：厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2023-04-18 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种具有热插拔功能的IO电路、芯片及IO电路的供电控制方法，该IO电路包括输入模块、输出模块、热插拔模块以及pad端；输入模块与输出模块均连接pad端，以实现与外部器件的信号传输；输出模块包括上拉单元和下拉单元；第一电压连接至上拉单元和下拉单元，以为整个输出模块供电；第二电压连接至上拉单元，以控制输出模块的工作状态；其中，第一电压为芯片IO供电电压vccio，第二电压为芯片IO供电电压vccio和pad端电压vpad中较大的电压；热插拔模块连接第一电压和pad端，用于比较电压vccio和电压vpad的大小，以得到第二电压。本发明提供的IO电路不仅具有热插拔功能，还减小了IO管脚漏电，降低了芯片静态和动态功耗。
具有热插拔功能 io 电路芯片供电控制方法

[发明专利]一种基于FPGA自动更新布局布线的方法及系统-CN201811644391.5有效
发明人：朱旭;杨龙;贾红;陈维新;韦嶔;程显志 -专利权人：西安智多晶微电子有限公司
申请日： 2018-12-29 - 公布日： 2023-04-07 - 主分类号： G06F30/347 文献下载
摘要：本发明属于集成电路设计领域，具体涉及一种基于FPGA自动更新布局布线的方法及系统。该方法包括：生成更新配置文件；根据所述更新配置文件和原始位流文件生成更新位流文件；将所述更新位流文件加载到FPGA上。该系统包括：功能测试模块，用于生成更新配置文件；自动布局布线模块，用于根据所述更新配置文件和原始位流文件生成更新位流文件；下载模块，用于将所述更新位流文件加载到FPGA上。本发明通过集合自动布局布线模块与功能测试模块，使得FPGA系统实现自动更新布局布线的功能，使得更新布局布线的过程不需要人为参与或软件参与，提高FPGA芯片设计可靠性。
一种基于 fpga 自动更新布局布线方法系统

[发明专利]一种宽同或电路优化方法-CN201811639049.6有效
发明人：王作建;朱明;贾红;陈维新;韦嶔;程显志 -专利权人：西安智多晶微电子有限公司
申请日： 2018-12-29 - 公布日： 2023-04-07 - 主分类号： G06F30/337 文献下载
摘要：本发明公开了一种宽同或电路优化方法，包括：根据待优化电路网表查找根XNOR；根据所述根XNOR形成XNOR锥；对所述XNOR锥进行公共端提取；对XNOR锥按照预设规则进行分解，将分解结果存储至网表。本发明的宽同或电路优化方法通过对待优化电路网表进行分组分解，公共端提取等优化操作，使整个逻辑综合运行时间显著减少，并减少生成电路的面积和延时。
一种电路优化方法

[发明专利]块存储器拼接方法、拼接模块、存储装置及现场可编程门阵列-CN201811307938.2有效
发明人：吴洋;许莉;贾红;程显志;陈维新;韦嶔 -专利权人：西安智多晶微电子有限公司
申请日： 2018-11-05 - 公布日： 2023-03-28 - 主分类号： G06F12/02 文献下载
摘要：本发明公开了一种块存储器拼接方法，包括：根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；根据第一数据深度选取待处理数据地址的判断位的位数和取值；根据判断位的位数确定RAM区的数量，并使RAM块平均分配到每个RAM区中；根据判断位的取值将待处理数据地址发送到对应的RAM区中。本发明的方法通过根据对待处理数据的位宽、深度等特征，对RAM块进行区域划分，使得不同的地址按照预定的规则分配到对应RAM块中，避免了不同地址深度的数据被分配到同一块RAM中或者短时间大量数据都被分配到同一块RAM中进行处理的问题，使每个RAM块交替、独立的工作，从而节省了运行时间，提升了运行速率。
存储器拼接方法模块存储装置现场可编程门阵列

[发明专利]一种MUX树逻辑结构优化方法、模块及存储介质-CN201811644393.4有效
发明人：王作建;马俊红;贾红;陈维新;韦嶔;程显志 -专利权人：西安智多晶微电子有限公司
申请日： 2018-12-29 - 公布日： 2023-03-24 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种MUX树逻辑结构优化方法，包括：根据待优化MUX树得到特征参数；判断所述特征参数与预设参数表中任一参数匹配时，将所述待优化MUX树加入到该任一参数对应的同构MUX树中，或者，判断所述特征参数与预设参数表中任一参数均不匹配时，将所述特征参数加入所述预设参数表中。本发明的MUX树逻辑结构优化方法通过查找同构MUX树并对之优化，使得多棵树共享重编码压缩后的控制逻辑，从而有效减少生成电路的面积。
一种 mux 逻辑结构优化方法模块存储介质

[实用新型]一种基于UART协议搭载SPI通信的FPGA配置测试装置-CN202222984836.2有效
发明人：肖婉婷;贾红;程显志;陈维新;韦嶔 -专利权人：济南智多晶微电子有限公司
申请日： 2022-11-09 - 公布日： 2023-03-14 - 主分类号： G01R31/28 文献下载
摘要：本实用新型提供了一种基于UART协议搭载SPI通信的FPGA配置测试装置，通过UART协议实现FPGA级联，能够搭载高低温模块和电源模块，通过PC端的全自动化控制，调节电压变化以及环境温度变化，实时输出信息，最终实现FPGA配置模式稳定性测试。相比于现有技术，本实用新型可以减少了测试盲区，使得测试结果更加全面；此外，本实用新型重新上电后无需人工重新再去烧写程序，不仅在实验室测试中便于工程师操作，而且在实际应用中更加可靠；减少了人力的浪费，大大提高了工作效率，缩短了工作时间。
一种基于 uart 协议搭载 spi 通信 fpga 配置测试装置

[发明专利]一种宽异或电路优化方法-CN201811639013.8有效
发明人：王作建;张东晓;吴洋;贾红;陈维新;韦嶔;程显志 -专利权人：西安智多晶微电子有限公司
申请日： 2018-12-29 - 公布日： 2023-02-24 - 主分类号： H03K19/21 文献下载
摘要：本发明公开了一种宽异或电路优化方法，包括：根据待优化电路网表查找根XOR；根据所述根XOR形成XOR锥；对所述XOR锥进行公共端提取；对XOR锥按照预设规则进行分解，将分解结果存储至网表。本发明的宽异或电路优化方法通过对待优化电路网表进行分组分解，公共端提取等优化操作，使整个逻辑综合运行时间显著减少，并减少生成电路的面积和延时。
一种电路优化方法

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