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[发明专利]一种DDR控制器中PHY电路的延时校准系统及方法-CN202311193566.6在审
发明人：孙浩涛;王艳敏;贾弘翊;韦嶔;张红荣 -专利权人：西安智多晶微电子有限公司
申请日： 2023-09-15 - 公布日： 2023-10-27 - 主分类号： G06F13/16 文献下载
摘要：本发明公开了一种DDR控制器中PHY电路的延时校准系统和方法，所述系统包括DDR控制器、PHY模块和DDR颗粒，其中，DDR控制器用于对DDR颗粒进行参数初始化，在每次到达预设的刷新时间时对DDR颗粒发出刷新命令，同时在每次到达预设的刷新时间时对PHY电路的路径延时值执行校准操作并在校准操作完成后更新路径延时值；PHY模块用于在DDR控制器的控制下对DDR颗粒进行数据读写操作并且保存当前的路径延时值和当前的校准状态；DDR颗粒用于利用校准的路径延时值执行数据读写操作，接收DDR控制器发出刷新命令并执行刷新操作。本发明的延时校准系统不需要用户参与，不影响DDR正常读写效率，实现了对PHY电路延迟的动态校准。
一种 ddr 控制器 phy 电路延时校准系统方法

[发明专利]一种测量FPGA芯片内部电压降的方法、装置和系统-CN202311206570.1在审
发明人：杨龙;贾弘翊;韦嶔;张红荣 -专利权人：西安智多晶微电子有限公司
申请日： 2023-09-19 - 公布日： 2023-10-27 - 主分类号： G01R31/28 文献下载
摘要：本发明公开了一种测量FPGA芯片内部电压降的方法、装置和系统，方法包括：利用FPGA芯片内部的空余资源，构建内部测试电路；改变内部测试电路的动态电流大小，测量内部测试电路对应的性能参数以及FPGA芯片的平均电流；根据测量结果确定FPGA芯片内部电压降的影响。本发明既不需要芯片提供额外的引脚，也不需要昂贵的测试设备，直接利用内部资源评估FPGA内部的电压降，能够在真实工作条件下测量电压降的影响，且提供电压降测量方式的准确性更高，因此可以帮助芯片设计人员高效简单地进行问题分析和定位。
一种测量 fpga 芯片内部电压方法装置系统

[发明专利]一种集成于FPGA的动态多启动电路与FPGA-CN202110267498.8有效
发明人：蔡旭伟;张亭亭;古生霖;王兴兴;贾红;陈维新;韦嶔;程显志 -专利权人：厦门智多晶科技有限公司
申请日： 2021-03-11 - 公布日： 2023-10-27 - 主分类号： G11C16/08 文献下载
摘要：本发明涉及一种集成于FPGA的动态多启动电路与FPGA，该电路包括：接收模块、重配置触发模块、地址选择模块以及重配置模块，其中，接收模块，用于接收编码数据；重配置触发模块，用于对编码数据进行译码，得到译码数据，并判断译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；地址选择模块，用于读取地址选择控制字，并根据地址选择控制字选择相应模式的启动地址；重配置模块，用于根据选取的重配置模式以及启动地址读取配置数据完成重配置过程。本发明的集成于FPGA的动态多启动电路，通过四组编码启动用户重配置，相比于使用指令集方式更为简便易用。
一种集成 fpga 动态启动电路

[发明专利]一种FPGA快速启动PCIe的配置方法-CN202311163166.0在审
发明人：赵文迪;李智祥;贾弘翊;韦嶔;张红荣 -专利权人：西安智多晶微电子有限公司
申请日： 2023-09-11 - 公布日： 2023-10-17 - 主分类号： G06F9/4401 文献下载
摘要：本发明涉及一种FPGA快速启动PCIe的配置方法，包括确定PCIe区域在FPGA中的位置，获取PCIe区域的地址；根据PCIe区域的地址生成第一配置文件，第一配置文件包括PCIe区域配置指令与PCIe区域的配置数据；FPGA初始化完成后，根据接收的第一配置文件对PCIe区域进行配置；PCIe区域配置完成后，拉高PCIe区域标志信号，FPGA执行唤醒过程并释放PCIe区域控制信号以启动PCIe设备。本发明的FPGA快速启动PCIe的配置方法，将FPGA配置过程分为两个阶段，第一阶段使用第一配置文件配置PCIe区域，确保PCIe能够正常启动，第二阶段再根据第二配置文件按照用户设定配置FPGA的剩余区域。本发明方法解决了由于FPGA集成的资源增多而导致难以满足PCIe启动时间的问题，且配置灵活度高。
一种 fpga 快速启动 pcie 配置方法

[发明专利]一种DDR2/3内存控制器的命令重排方法-CN202311160427.3在审
发明人：王艳敏;石志垚;贾弘翊;韦嶔;张红荣 -专利权人：西安智多晶微电子有限公司
申请日： 2023-09-11 - 公布日： 2023-10-17 - 主分类号： G06F13/16 文献下载
摘要：本发明提供了一种DDR2/3内存控制器的命令重排方法，应用于FPGA，本发明的方法使用了多个缓存队列来缓存其他模块的命令，以便在命令重排模块中实现多级流水。命令重排模块对输入进来的命令进行命令重排，根据重排结果将命令输出或缓存至缓冲器，以减少不必要的内存激活或者预充电的命令操作，从而提高记忆总线效率，可以满足不同的客户需求进而提高记忆总线效率。
一种 ddr2 内存控制器命令重排方法

[发明专利]一种电源完整性PDN目标阻抗获取方法-CN202310823537.7有效
发明人：李宝云;贾红;韦嶔;张红荣 -专利权人：西安智多晶微电子有限公司
申请日： 2023-07-06 - 公布日： 2023-10-13 - 主分类号： G01R27/02 文献下载
摘要：本发明涉及一种电源完整性PDN目标阻抗获取方法，包括：对被测件的待测PDN的负载端串联采样电阻；将被测件放置在预设的多种测试场景中，采集在不同测试场景中，在预设的运行时间内被测件运行时对应的采样电阻的电压值，得到多种测试场景对应的采集电压数据；对多种测试场景对应的采集电压数据进行频域分析，提取得到频域中交流分量对应的频点的最大幅度值；根据频点的最大幅度值、采样电阻的阻值以及待测PDN的允许浮动值，计算得到频点的阻抗；根据频点的阻抗得到待测PDN的目标阻抗曲线。本发明的电源完整性PDN目标阻抗获取方法，通过实际测试数据结合理论算法分析更精确的提取了被测件在实际应用场景中的PDN目标阻抗值。
一种电源完整性 pdn 目标阻抗获取方法

[发明专利]一种DDR存储器采样校准方法及DDR存储器-CN202310963996.5有效
发明人：石志垚;孙浩涛;贾弘翊;韦嶔;张红荣 -专利权人：成都智多晶科技有限公司
申请日： 2023-08-02 - 公布日： 2023-10-03 - 主分类号： G11C11/4076 文献下载
摘要：本发明公开了一种DDR存储器采样校准方法及DDR存储器，该方法包括：初始化readclksel；B、接收读数据和第一采样时钟，根据readclksel暂定第一采样时钟的有效区间；对该区间内第一采样时钟的上下边沿数进行检测；若上下边沿数错误，判断readclksel是否已遍历完；若未完，调整readclksel后返回B；否则执行F；E、若上下边沿数正确，记录readclksel并判断readclksel是否已遍历完；若未完，调整readclksel后返回B，否则执行F；F、根据所记录的readclksel确定最终有效区间，并依此生成第二采样时钟进行采样。本发明可提高DDR存储器的采样精度。
一种 ddr 存储器采样校准方法

[发明专利]一种应用于FPGA的带隙基准调整电路及方法-CN202310858092.6有效
发明人：王磊;贾红;韦嶔;张红荣 -专利权人：厦门智多晶科技有限公司
申请日： 2023-07-13 - 公布日： 2023-10-03 - 主分类号： G05F1/567 文献下载
摘要：本发明提供了一种应用于FPGA的带隙基准调整电路以及方法，通过带隙基准核心电路产生正温度系数电流和负温度系数电流，通过复制电路复制主路电流，并在温度译码器生成的控制信号的作用下通过控制电流控制支路以及电压控制支路的开关，使得电流控制支路和电压控制支路的全部或部分工作，从而产生零温度系数电流以及零温度系数电压。本发明通过镜像复制主电流以及需调整一次可编程存储器的输出值控制支路电流的方式，即可为FPGA芯片内部的各个模块提供更精确的零温度系数电流和零温度系数电压。
一种应用于 fpga 基准调整电路方法

[发明专利]支持多片SPI Flash访问的FPGA启动配置方法-CN202310902625.6有效
发明人：王黎明;唐友见;贾弘翊;韦嶔;张红荣 -专利权人：西安智多晶微电子有限公司
申请日： 2023-07-21 - 公布日： 2023-09-26 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种支持多片SPI Flash访问的FPGA启动配置方法，包括：主FPGA上电，向主SPI Flash发送第一回读数据请求；主SPI Flash接收并从第一回读数据请求中读取数据位宽模式，向主FPGA发送第一回读数据响应；主FPGA接收并从第一回读数据响应中解析数据位宽模式，向主SPI Flash发送第二回读数据请求；主SPI Flash接收并从第二回读数据请求中读取系统联接方式，向主FPGA发送第二回读数据响应；主FPGA接收并从第二回读数据响应中解析系统联接方式，根据系统联接方式执行多片SPI Flash对主FPGA的启动配置。本发明实现了低成本且快速的FPGA启动配置。
支持 spi flash 访问 fpga 启动配置方法

[发明专利]一种FPGA在线调试方法及支持在线调试的FPGA-CN202310818698.7有效
发明人：崔明章;贾红;韦嶔;张红荣 -专利权人：西安智多晶微电子有限公司
申请日： 2023-07-05 - 公布日： 2023-09-15 - 主分类号： G06F11/263 文献下载
摘要：本发明公开了一种FPGA在线调试方法，应用于FPGA，所述FPGA内嵌硬核MCU，所述方法包括：将待调试信号的寄存器映射至所述硬核MCU的总线；在所述硬核MCU内部利用软件描述语言从所述总线获取所述待调试信号的状态信息；通过所述硬核MCU的输出接口输出所述状态信息以辅助对所述FPGA的调试。本发明减少了对FPGA内部资源的利用，使得在线调试的设计更贴近用户设计本身，从而增加了临界条件下的调试效率。
一种 fpga 在线调试方法支持

[发明专利]一种FPGA动态局部重配置方法-CN202310818289.7有效
发明人：彭利泽;付邵东;贾红;韦嶔;张红荣 -专利权人：西安智多晶微电子有限公司
申请日： 2023-07-05 - 公布日： 2023-09-15 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种FPGA动态局部重配置方法，包括：获取静态功能文件和预期功能文件；根据静态功能文件和预期功能文件，通过划分软件在FPGA上划分出静态区域、具有第一复位引脚的第一动态区域和具有第二复位引脚的第二动态区域，得到第一动态区域的第一比特数据文件和第二动态区域的第二比特数据文件，第一比特数据文件和第二比特数据文件均包含静态区域的比特数据文件；根据第一比特数据文件和第二比特数据文件，确定基础比特数据文件和局部重配置比特数据文件；通过FPGA的配置接口将基础比特数据文件和局部重配置比特数据文件加载至FPGA，根据连接至外部控制设备的第一复位引脚和第二复位引脚，以及FPGA的Nconfig引脚，对FPGA进行静态功能和不同动态功能的配置。
一种 fpga 动态局部配置方法

[发明专利]一种在FPGA片内实现MIPI接口的方法及电子设备-CN202310613583.4在审
发明人：王磊;贾红;韦嶔;张红荣 -专利权人：济南智多晶微电子有限公司
申请日： 2023-05-25 - 公布日： 2023-08-22 - 主分类号： G06F13/38 文献下载
摘要：本发明公开了一种在FPGA片内实现MIPI接口的方法，包括：关断FPGA的两路LVCMOS12输出接口、使能LVCMOS差分接口，并使能FPGA的内置电阻网络，以利用两路LVCMOS12输出接口对应的两个管脚输出符合MIPI高速传输模式的高速差分信号；关断FPGA的LVCMOS差分接口、关断内置电阻网络，并使能两路LVCMOS12输出接口，以利用两个管脚输出符合MIPI低速传输模式的低速信号；内置电阻网络用于对LVCMOS差分接口输出的原始差分信号进行降压和钳位，形成高速差分信号；内置电阻网络连接两个管脚，以将高速差分信号连至两个管脚。本发明有效解决了FPGA芯片内部兼容MIPI接口的问题。
一种 fpga 实现 mipi 接口方法电子设备

[发明专利]一种基于元胞自动机和禁忌搜索的FPGA布局方法-CN202310896666.9在审
发明人：张东晓;贾弘翊;韦嶔;张红荣 -专利权人：西安智多晶微电子有限公司
申请日： 2023-07-21 - 公布日： 2023-08-22 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种基于元胞自动机和禁忌搜索的FPGA布局方法，包括：获取FPGA和包括节点和节点的拓扑关系的网表；将FPGA划分为多个元胞；根据元胞和节点生成包括各元胞的状态和属性的初始解；状态指元胞是否被节点占用；计算布局初始解的造价值，得到初始造价值；根据初始解、禁忌条件、邻居元胞和元胞状态转移条件，进行目标元胞状态和属性的改变，根据此改变确定候选解，计算候选解的造价值；当候选解的造价值大于初始造价值时，采用候选解和候选解的造价值分别更新初始解和初始造价值，得到更新后的初始解和更新后的初始造价值后，继续确定候选解直至得到对FPGA布局的解；当候选造价值小于或等于初始造价值时，继续确定候选解直至得到对FPGA布局的解。
一种基于自动机禁忌搜索 fpga 布局方法

[发明专利]一种基于中继电路的FPGA SRAM配置电路架构及FPGA-CN202210198020.9有效
发明人：蔡旭伟;王黎明;韦嶔;程显志;贾红 -专利权人：厦门智多晶科技有限公司
申请日： 2022-03-01 - 公布日： 2023-08-18 - 主分类号： G11C7/12 文献下载
摘要：本发明提供的一种基于中继电路的FPGA SRAM配置电路架构及FPGA，包括字线控制电路、字线驱动电路、位线控制电路以及位线驱动电路，位线驱动电路将驱动的SRAM阵列分割，减小了每一段驱动电路的负载，形成多个SRAM阵列区域，通过位线控制电路以及字线控制电路相互配合以实现每个SRAM阵列区域的位线由两侧的位线驱动电路共同驱动，同时对于一段分割后的位线而言，它由两侧的驱动电路共同驱动，相较于现有技术的单侧驱动，驱动能力更强。因此本发明可以有效提升SRAM阵列写入成功率，提高产品可靠性；同时在SRAM阵列扩大后，容易直接复用扩展，无需再考虑驱动能力问题，可以节约设计验证成本。
一种基于中继电路 fpga sram 配置架构

[发明专利]用于实现MIPI输出接口的FPGA接口电路及方法、数据传输系统-CN202310639303.7在审
发明人：王磊;贾红;韦嶔;张红荣 -专利权人：无锡智多晶微电子有限公司
申请日： 2023-05-31 - 公布日： 2023-08-08 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种用于实现MIPI输出接口的FPGA接口电路及方法、数据传输系统，该接口电路包括：FPGA、两个分压电阻单元、两个第一下拉电阻单元和两个第二下拉电阻单元；一个分压电阻单元的一端连接FPGA的第一I/O接口，另一端连接FPGA的第三I/O接口对应的第一管脚，一个第一下拉电阻单元和一个第二下拉电阻单元的一端均连接第一管脚，另一端均连接地端；另一个分压电阻单元的一端连接FPGA的第二I/O接口，另一端连接FPGA的第四I/O接口对应的第二管脚，另一个第一下拉电阻单元和另一个第二下拉电阻单元的一端均连接第二管脚，另一端均连接地端；通过将第一I/O接口和第二I/O接口配置为lvcmosd差分输出接口或均配置为单端lvcmos输出接口时，输出符合MIPI高速或低速模式的信号。
用于实现 mipi 输出接口 fpga 电路方法数据传输系统

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