[发明专利]半导体装置及其制作方法

说明书

一种半导体装置，包括基底、设置于基底上的电容结构以及互连结构，电容结构设置于基底上且位于电容结构区，其包括下电极板、上电极板、堆叠介电层以及中间介电层。上电极板设置于下电极板之上，且堆叠介电层设置于下电极板及上电极板之间。中间介电层设置于下电极板与上电极板之间，且中间介电层仅位于电容结构区。中间介电层的介电常数高于堆叠介电层的介电常数。互连结构包括至少一插塞与一金属叠层，互连结构位于与电容结构区相邻的连线区，且设置于中间介电层的至少一侧。

技术领域

本发明是关于一种半导体装置，特别是关于一种具有高压电容结构的半导体装置。

背景技术

对于具有高压部件(high-voltage component)的半导体装置，其中的高压部件一般会被电连接至高电压源，例如1kV至15kV的直流或交流电压源。对于高压部件为电容结构，且电容结构是被整合于互连结构制程的情况，电容结构中的介电层通常是由半导体装置的金属层间介电层(inter-metal dielectric,IMD)所构成。由于电容结构或半导体装置的耐压能力与电容结构中的介电层的厚度有关，为了增加电容结构或半导体装置的耐压能力，一般的做法是增加电容结构中的介电层的厚度。

然而，上述的做法即便能增加电容结构或半导体装置的耐压能力，却也衍生出了其他的技术问题。举例而言，由于电容结构中的介电层是由半导体装置的金属层间介电层所构成，所以当增加电容结构中的介电层的厚度时，也必然会连带增加金属层间介电层的厚度，而造成半导体装置的基底产生不必要的翘曲。此外，由于金属层间介电层的厚度的改变，也连带影响了金属层间介电层的制程，因而负面影响了半导体装置的原有制程。

因此，有必要提供一种改良的半导体装置及其制作方法，以解决现有技术中存在的缺陷。

发明内容

因此，本发明提供一种半导体装置及其制作方法，以解决现有技术所面临的技术问题。

根据本发明的一实施例，提供一种半导体装置，包括基底、设置于基底上的电容结构以及互连结构，电容结构设置于基底上且位于电容结构区，其包括下电极板、上电极板、堆叠介电层以及中间介电层。上电极板设置于下电极板之上，且堆叠介电层设置于下电极板及上电极板之间。中间介电层设置于下电极板与上电极板之间，且中间介电层仅位于电容结构区。中间介电层的介电常数高于堆叠介电层的介电常数。互连结构包括至少一插塞与一金属叠层，互连结构位于与电容结构区相邻的连线区，且设置于中间介电层的至少一侧。

根据本发明的另一实施例，提供一种半导体装置的制作方法，制作方法包括：提供基底；形成下电极板于基底上；形成至少一子介电层于下电极板上；形成介电层于至少一子介电层上；图案化介电层，以形成中间介电层，其中中间介电层会暴露出部分至少一子介电层；蚀刻未被中间介电层覆盖的部分至少一子介电层，以形成孔洞；填入至少一插塞至孔洞内；以及形成上电极板于中间介电层上。

根据本发明的实施例，通过在堆叠介电层和上电极板之间设置介电常数较高的中间介电层，可以在不增加电容结构中的上电极板和下电极板间的距离的情况下，增加电容结构及半导体装置的崩溃电压，进而提升相应半导体装置的耐压能力。

附图说明

图1是本发明一实施例的半导体装置的剖面示意图。

图2是本发明一实施例的半导体装置的剖面示意图。

图3是本发明一实施例在形成中间介电层后的半导体装置的剖面示意图。

图4是本发明一实施例在图案化中间介电层后的半导体装置的剖面示意图。

图5是本发明一实施例在形成插塞后的半导体装置的剖面示意图。

图6是本发明一实施例在形成电容结构的上电极板后的半导体装置的剖面示意图。

图7是本发明一实施例的半导体装置的制作方法流程图。