[发明专利]半导体结构及其形成方法

说明书

本申请的一些实施例涉及半导体结构及其形成方法。半导体结构包含具有沟槽阵列在其中的基底。沟槽阵列包含多个内沟槽，以及相邻于且沿着沟槽阵列的周围延伸的多个外沟槽。前述的外沟槽各自的宽度皆大于前述的内沟槽各自的宽度。堆叠在沟槽阵列上的电容材料。

技术领域

本发明的一些实施例涉及半导体结构及其形成方法，特别涉及具有深沟槽电容的半导体结构及其形成方法。

背景技术

深沟槽电容在不增加半导体基底贡献给电容结构的表面积的情况下，提供高电容密度，且可用于各种集成电路中作为存储器单元的电荷存储装置、射频电路的被动组件，或者在集成电路中作为提高稳定电压供应的去耦合(decoupling)装置。

发明内容

本公开描述的其中一个方面涉及半导体结构。半导体结构包含具有沟槽阵列在其中的基底。沟槽阵列包含多个内沟槽和相邻于且沿着沟槽阵列的周围延伸的多个外沟槽。前述的外沟槽各自的宽度皆大于前述的内沟槽各自的宽度。半导体结构还包含堆叠在沟槽阵列上的电容材料。

本公开描述的另一个方面涉及半导体结构。半导体结构包含具有多个沟槽阵列在其中的基底。半导体结构也包含多个电容材料堆叠。电容材料堆叠包含在沟槽阵列的第一沟槽阵列上的第一电容材料堆叠，以及在沟槽阵列的第二沟槽阵列上且与第一沟槽阵列相邻的第二电容材料堆叠。第一沟槽阵列包含多个第一内沟槽，以及相邻于且沿着第一沟槽阵列的周围延伸的第一外沟槽，且第一外沟槽的宽度大于前述的第一内沟槽各自的宽度。第二沟槽阵列包含多个第二内沟槽，以及相邻于且沿着第二沟槽阵列的周围延伸的第二外沟槽，且第二外沟槽的宽度大于前述的第二内沟槽各自的宽度。

本公开描述的又一个方面涉及半导体结构的形成方法。方法包含蚀刻基底以在基底内定义多个沟槽阵列。沟槽阵列的每一个沟槽阵列皆包含多个内沟槽，以及相邻于且沿着沟槽阵列中每一个沟槽阵列的周围延伸的外沟槽。外沟槽的宽度大于前述的内沟槽各自的宽度。方法还包含沿着沟槽阵列中每一个沟槽阵列的沟槽侧壁和底部，以及在基底的顶面上沉积第一导电层，在第一导电层上沉积电容介电层，在电容介电层上沉积第二导电层，以及将第二导电层、电容介电层和第一导电层图案化，以在前述的沟槽阵列中相应的沟槽阵列内形成电容。

附图说明

通过以下的详述配合说明书附图，我们能更加理解本发明实施例的内容。需注意的是，根据产业上的标准做法，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，这些部件的尺寸可能被任意地增加或减少。

图1A是根据一些实施例，显示包含多个沟槽电容的半导体结构的俯视图。

图1B是图1A中沿着线A-A’的半导体结构的一部分的剖面示意图。

图1C是图1A中沿着线B-B’的半导体结构的另一部分的剖面示意图。

图2A是根据一些实施例，显示半导体结构在蚀刻基底以在基底中形成多个沟槽阵列之后的俯视图。

图2B是图2A中沿着线A-A’的半导体结构的一部分的剖面示意图。

图3A是根据一些实施例，显示图2A的半导体结构在基底上以及在沟槽阵列的沟槽中形成电容材料堆叠之后的俯视图。

图3B是图3A中沿着线A-A’的半导体结构的一部分的剖面示意图。

图4A是根据一些实施例，显示图3A的半导体结构在电容材料堆叠的最顶面上形成图案化的光刻胶层的后的俯视图。

图4B是图4A中沿着线A-A’的半导体结构的一部分的剖面示意图。

图5A是根据一些实施例，显示图4A的半导体结构在将电容材料堆叠的第二导电层和电容介电层图案化之后的俯视图。

图5B是图5A中沿着线A-A’的半导体结构的一部分的剖面示意图。