[发明专利]一种半导体结构及其制备方法

说明书

本发明实施例涉及晶片封装技术领域，公开了一种半导体结构及其制备方法。本发明中，半导体结构包括：包含有电连接层的基底，设置在所述基底上的导电垫，所述导电垫与所述电连接层电性连接，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。本发明还提供了一种半导体结构的制备方法。本发明提供的半导体结构及其制备方法，能够提高芯片的良率与稳定性。

技术领域

本发明实施例涉及晶片封装技术领域，特别涉及一种半导体结构及其制备方法。

背景技术

在半导体工艺的集成度提高及尺寸缩小的情况下，其工艺的复杂度及困难度也越来越高，为了提高芯片的良率与稳定性，在芯片(die)制作完成后，通常需要利用探针(testprobe)来对芯片上的导电垫来进行测试(probing)步骤，并且导电垫会被接触多次。首先，进行测试的探针会以高速施加适当的力量于芯片的导电垫上，确保探针碰触到导电垫，然后再进行电性测试。为了确保探针有实际碰触到导电垫，探针会多次与导电垫进行接触，最终于导电垫的表面形成破坏性的损坏。例如，就存储器产品而言，为了提更产品的成品率，通常会预留多个备用电路单元(redundant cell)，以便进行修复之用。在存储器初步完成时，会先经由探针测试，检测出坏的或是较差的电路单元，将这些坏的或是较差的电路单元进行激光修复(laser repair)，使其连至预留的备用电路单元，然后再进行探针电性测试。如此，存储器便会经过一次以上的探针电性测试，导致导电垫产生刮伤与微尘问题。

发明人发现现有技术中至少存在如下问题：在进行完探针电性测试后，接着会进行凸块(bumping)工艺或引线键合(wire bonding)工艺，以于导电垫表面形成凸块或导线来连接基板上的其他元件。在探针电性测试阶段导致的导电垫刮伤与微尘问题，将会导致后续进行引线键合或凸块工艺时所形成的凸块或导线品质不佳，芯片的良率与稳定性不高。

发明内容

本发明实施方式的目的在于提供一种半导体结构及其制备方法，能够提高芯片的良率与稳定性。

为解决上述技术问题，本发明的实施方式提供了一种半导体结构，包括：包含有电连接层的基底，设置在所述基底上的导电垫，所述导电垫与所述电连接层电性连接，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。

本发明的实施方式还提供了一种半导体结构的制备方法，包括：提供包含有至少一层电连接层的基底；在所述基底上形成与所述电连接层电性连接的导电垫，其中，所述导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域。

本发明实施方式相对于现有技术而言，由于在导电垫内设置有沟槽，所述沟槽将所述导电垫分隔为用于测试的第一区域、以及用于电连接的第二区域，从而，在实际应用过程中，探针只能在第一区域进行探测，探针一旦试图进入第二区域就会落入沟槽底部、从而停止运动，即，所述沟槽能够阻挡所述探针进入所述第二区域，进而保证了用于电连接的第二区域不会被探针破坏，避免了后续进行引线键合或凸块工艺时所形成的凸块或导线品质不佳的问题，提高了芯片的良率与稳定性。

另外，所述基底内设置有露出所述电连接层的导通孔，所述导电垫包括位于所述基底表面的导电层、以及位于所述导通孔内的连接部，所述导电层经由所述连接部与所述电连接层电性连接。

另外，所述沟槽与所述导通孔在所述基底上的正投影至少部分重合。如此设置，有利于在形成所述导电垫的工艺过程中直接形成所述沟槽，从而简化了制程，具有成本优势。

另外，所述沟槽贯穿所述导电层和所述连接部。

另外，所述沟槽与所述导通孔在所述基底上的正投影相互间隔设置。

另外，在垂直于所述基底表面的方向上，所述沟槽的深度小于所述导电层的厚度。