[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件及其制法，尤指一种具有被动组件的半导体封装件及其制法。

背景技术

电子产品能否达到轻、薄、短、小、快的理想境界，主要取决于集成电路（IC）组件在高记忆容量、宽频及低电压化需求的发展，然而，集成电路组件能否持续提高记忆容量与操作频率并降低电压需求，端视集成电路组件上的电子电路与电子组件积体化的程度以及作为提供电子电路讯号与电源传递媒介所用的输入／输出连接件(I/O connector)的密度而定。

目前，为了符合业界的需求，让球栅数组(BGA)封装型式的半导体装置能容纳较多例如电容器、电阻器、电感器或振荡器等的被动组件(passive device)已蔚为球栅数组封装型式的半导体装置的主流。

某些例如通讯或高频半导体装置的半导体应用装置常需要将许多电阻器、电感器、电容器及振荡器等被动组件电性连接至所封装的半导体芯片，俾使该半导体芯片具有特定的电流特性或发出特定的电讯号。

图1所示者，为现有的球栅数组封装型式的半导体装置的立体图。如图所示，多个被动组件11虽安置于基板10表面，但是为了避免该等被动组件11阻碍半导体芯片12与多个焊指垫(bonding fingers)（未图标）间的电性连接以及半导体芯片12与多个焊指垫的配置，传统上多将该等被动组件11安置于基板10的角端位置或半导体芯片12接置区域以外的基板10的额外布局面积上。

然而，限制被动组件11的设置位置将会减少基板10的线路布局(routability)的灵活性，且限制焊指垫的位置亦导致该等被动组件11的布设数量受到局限，而不利半导体装置的高度集积化的发展趋势；甚者，被动组件11的布设数量随着半导体封装件的高性能的要求而相对地遽增，倘若采取前述现有方法，该基板10的表面必须同时容纳许多半导体芯片12及许多被动组件11，造成基板10的面积加大，进而迫使封装件的体积增大，也不符合半导体封装件轻薄短小的发展潮流。

基于上述问题，遂有人构想将多个被动组件整合至半导体芯片与焊指垫区域间的基板区域上，如图2所示的另一种现有的球栅数组封装型式的半导体装置的剖视图；然而，随着半导体装置内的单位面积的输出／输入连接件的数量增加，焊线21的数量也随之提升；此外，一般被动组件22的高度（例如0.8毫米）高于半导体芯片23的高度（例如0.55毫米），所以如欲避免焊线21触及被动组件22而造成短路，则需要拉高焊线21并使之横越该被动组件22的正上方，导致焊接的困难度提升并增加制程复杂性，也使得焊线21的线弧(wire loop)长度增加，且由于焊线21本身多是由金或铝等材质制成，故增长焊线21的线弧长度将明显提升焊线21的成本；况且，焊线21本身具有重量，拉高的焊线21若缺乏支撑，容易因本身重力崩塌(sag)而触及被动组件22并产生短路。

因此，如何避免上述现有技术中的种种问题，实为目前业界所急需解决的课题。

发明内容

有鉴于上述现有技术的缺失，本发明的主要目的为提供一种半导体封装件及其制法，能解决现有的将被动组件安置于基板角端位置或半导体芯片接置区域以外的布局面积的缺点。

本发明的半导体封装件包括：封装基板，其具有相对的第一表面与第二表面，该第一表面具有多个焊垫；多个被动组件，其设于该第一表面上；粘着膜，其粘设于该多个被动组件上；半导体芯片，其粘设于该粘着膜上而使该粘着膜位于该半导体芯片与被动组件之间；多个焊线，其电性连接该半导体芯片与焊垫；以及封装胶体，其形成于该封装基板的第一表面上，以包覆该半导体芯片、被动组件与焊线。

于前述的半导体封装件中，该第一表面具有一半导体芯片设置区，供该多个被动组件设于该半导体芯片设置区中，且令该多个焊垫围设于该半导体芯片设置区外。

于前述的半导体封装件中，还包括多个设于该封装基板的第二表面上的导电组件。

于本发明的半导体封装件中，该导电组件为焊球，且该被动组件为电容器、电阻器、电感器或振荡器。

本发明还提供一种半导体封装件的制法，包括：提供一封装基板，其具有相对的第一表面与第二表面，且该第一表面具有多个焊垫；于该第一表面上设置多个被动组件；于该等被动组件上设置一粘着膜与一半导体芯片，以使该粘着膜位于该半导体芯片与被动组件之间；藉由多个焊线电性连接该半导体芯片与焊垫；以及于该封装基板的第一表面上形成封装胶体，以包覆该半导体芯片、被动组件与焊线。