[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件，尤指一种具晶圆级线路的半导体封装件及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(ChipScale Package,CSP)、芯片直接贴附封装(Direct Chip Attached,DCA)或多芯片模块封装(Multi－Chip Module,MCM)等覆晶型态的封装模块、或将芯片立体堆栈化整合为三维集成电路(3D IC)芯片堆栈技术等。

第1图为现有半导体封装件1的剖面示意图，该半导体封装件1于一封装基板18与半导体芯片11之间设置一硅中介板（Through Silicon interposer,TSI）10，该硅中介板10具有导电硅穿孔（Through-silicon via,TSV）100及设于该导电硅穿孔100上的线路重布结构（Redistribution layer,RDL）15，令该线路重布结构15藉由多个导电组件17电性结合间距较大的封装基板18的焊垫180，并形成粘着材12包覆该些导电组件17，而间距较小的半导体芯片11的电极垫110藉由多个焊锡凸块19电性结合该导电硅穿孔100。之后，再形成粘着材12包覆该些焊锡凸块19。

若该半导体芯片11直接结合至该封装基板18上，因半导体芯片11与封装基板18两者的热膨胀系数的差异甚大，所以半导体芯片11外围的焊锡凸块19不易与封装基板18上对应的焊垫180形成良好的接合，致使焊锡凸块19自封装基板18上剥离。另一方面，因半导体芯片11与封装基板18之间的热膨胀系数不匹配(mismatch)，其所产生的热应力(thermal stress)与翘曲(warpage)的现象也日渐严重，致使半导体芯片11与封装基板18之间的电性连接可靠度(reliability)下降，且将造成信赖性测试的失败。

因此，藉由半导体基材制作的硅中介板10的设计，其与该半导体芯片11的材质接近，所以可有效避免上述所产生的问题。

然而，前述现有半导体封装件1的制法中，于制作该硅中介板10时，需形成该导电硅穿孔100，而该导电硅穿孔100的制程需于该硅中介板10上挖孔及金属填孔，致使该导电硅穿孔100的整体制程占整个该硅中介板10的制作成本达约40～50%（以12吋晶圆为例，不含人工成本），以致于最终产品的成本及价格难以降低。

此外，该硅中介板10的制作技术难度高，致使该半导体封装件1的生产量相对降低，且制作良率降低。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明的主要目的为提供一种半导体封装件及其制法，以降低该半导体封装件的制作成本。

本发明的半导体封装件，包括：半导体组件，其具有相对的作用侧与非作用侧、及相邻接该作用侧与该非作用侧的侧面；粘着材，其设于该半导体组件的侧面周围；介电层，其设于该粘着材与半导体组件的作用侧上方；以及线路层，其设于该介电层上并电性连接该半导体组件。

前述的半导体封装件中，还包括包围该粘着材的支撑部，例如，该支撑部为含硅框体，且该半导体组件的厚度大于或未大于该支撑部的高度。

本发明还提供一种半导体封装件的制法，包括：置放一半导体组件于一承载件的凹部中，该半导体组件具有相对的作用侧与非作用侧、及相邻接该作用侧与该非作用侧的侧面；形成粘着材于该凹部中与该半导体组件的侧面周围；形成介电层于该粘着材与半导体组件的作用侧上方；形成线路层于该介电层上，且该线路层电性连接该半导体组件；以及移除该承载件的凹部下方的部分，以保留该承载件的凹部侧壁的部分，以供作为支撑部。

前述的制法中，该承载件为含硅的板体。

前述的制法中，该承载件具有多个个该凹部，以于移除该承载件的凹部下方的部分后，进行切单制程，例如，该切单制程同时移除该支撑部。

前述的制法中，该凹部的深度至多为该承载件的厚度的一半。

前述的制法中，该半导体组件凸伸或未凸伸出该凹部。

前述的制法中，该半导体组件的非作用侧藉由结合层结合至该凹部中，例如，该结合层的厚度为5至25微米，且于移除该承载件的凹部下方的部分时，一并移除该结合层。

前述的制法中，该介电层填入该凹部中，且该介电层包覆该半导体组件的侧面周围。

前述的半导体封装件及制法中，该半导体组件为多芯片模块或单一芯片结构。