[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件及其制法，尤指一种打线型式的半导体封装件及其制法。

背景技术

随着电子产业的蓬勃发展，市面上的电子产品多以轻量、小型、高速及多功能为诉求。电子产品能否达到轻、薄、短、小、快的理想境界，取决于IC组件在高记忆容量、高操作频率及低电压需求的发展，但是IC组件能否持续提高记忆容量与操作频率并降低电压需求，端视IC组件上电子电路与电子组件积体化的程度、以及作为提供电子电路信号与电源传递媒介所用的输入／输出接脚(I/O Connector)密度而定。

为了在一个半导体装置中容纳较多电子组件(Electronic Components)（如电容器、电阻器、电感器、振荡器(RF passive device)等的被动组件）以符合业界的需求，遂发展出球栅数组(BGA)半导体装置。

然而，某些半导体应用装置，例如通信或射频（RF）半导体装置中，常需要将电阻器、电感器、电容器及振荡器等多个被动组件电性连接至所封装的半导体芯片，以使该半导体芯片具有特定的电流特性。以BGA半导体装置为例，多个被动组件虽安置于基板表面，但是为了避免该等被动组件阻碍半导体芯片与多个电性连接垫(Bonding Fingers)间的电性连结及配置，传统上多将该等被动组件安置于基板角端位置或半导体芯片接置区域以外的基板的额外布局面积上。

然而，限定被动组件的设置位置将缩小基板线路布局(Routability)的灵活性，且电性连接垫位置更会导致该等被动组件布设数量受到局限，不利半导体装置高度集成化的发展趋势。此外，被动组件的布设数量随着半导体封装件高性能的要求而相对地遽增，如采用现有方法，该基板表面必须同时容纳多个半导体芯片以及较多被动组件，而造成封装基板面积加大，进而迫使封装件体积增大，也不符合半导体封装件轻薄短小的发展潮流。

请参阅图1，基于上述问题，现有半导体封装件1将多个被动组件11接置于半导体芯片13与电性连接垫100之间的区域上。然而，随着半导体装置内单位面积上的输出／输入连接端数量的增加，焊线14数量也随之提升，且一般被动组件11的高度(0.8毫米)高于半导体芯片13(0.55毫米)，因此为避免焊线14触及被动组件11而造成短路，焊线14需拉高并横越该被动组件11的正上方，提升焊接困难度，也使得线弧(Wire Loop)长度增加。又，焊线14本身具有重量，拉高的焊线14若缺乏支撑，易因本身重力崩塌(Sag)触及被动组件11而产生短路，且焊线14本身由金、铝材质制成，故此法不仅增加工艺复杂性，且增长焊线14的线弧长度将明显提升焊线14成本。

因此，如何避免上述现有技术中的种种问题，实已成为目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺点，本发明的主要目的在于提供一种半导体封装件及其制法，能有效提升被动组件的设置密度。

本发明的半导体封装件包括：基板，其一表面上形成有多个电性连接垫与多个围绕该等电性连接垫的打线垫；多个被动组件，其设置于该基板的电性连接垫上；绝缘层，其形成于该基板的该表面上，以令部份该被动组件嵌埋于其中；半导体芯片，其设于该绝缘层的顶面上，该半导体芯片在垂直基板方向的投影区域部分涵盖最外侧的该被动组件；多个焊线，其电性连接该半导体芯片与该打线垫；以及封装胶体，其形成于该基板的该表面上，以使该绝缘层、焊线及半导体芯片嵌埋于其中。

本发明还提供一种半导体封装件的制法，其包括：提供一表面上形成有多个电性连接垫与多个围绕该等电性连接垫的打线垫的基板；设置并电性连接多个被动组件于该电性连接垫上；于该基板的该表面上形成绝缘层，使部分该被动组件嵌埋于其中；于该绝缘层的顶面上设置半导体芯片，并通过多个焊线使该半导体芯片电性连接至该打线垫，该半导体芯片在垂直基板方向的投影区域部分涵盖最外侧的该被动组件；以及于该基板的该表面上形成封装胶体，以使该绝缘层、焊线及半导体芯片嵌埋于其中。

于本发明的半导体封装件的一实施例中，该半导体芯片在垂直基板方向的投影区域部分涵盖最外侧的该被动组件，并使其突出该投影区域边缘0.1至1.5毫米，以避免现有焊线易触及被动组件所造成的短路问题。

于本发明的半导体封装件中，该被动组件包括非射频被动组件及射频被动组件。

由上可知，本发明的半导体封装件及其制法通过将半导体芯片设置于嵌埋有被动组件的绝缘层上，以克服现有技术中将被动组件设置于基板角端或额外布局于基板上的缺点，可有效提升被动组件的设置密度。