[发明专利]半导体封装件及其制法与其封装基板

说明书

技术领域

本发明涉及一种半导体封装件及其制法，特别是关于一种提升可靠度的半导体封装件及其制法与其封装基板。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化（miniaturization）的封装需求，发展出晶圆级封装（Wafer Level Packaging,WLP）的技术。

请参阅图1，其为现有半导体封装件1的剖面示意图。如图1所示，现有半导体封装件1包括：一具有相对的第一表面10a与第二表面10b的封装基板10、一置放于该第一表面10a上的第一半导体组件11、一置放于该第一半导体组件11上的第二半导体组件12以及胶体16a,16b。

所述的封装基板10的第一表面10a上具有多个导电凸块100以结合该第一半导体组件11，而该第二表面10b上则具有多个电性接触垫101以结合焊球17。

所述的第一半导体组件11具有多个直通硅晶穿孔（Through Silicon Via,TSV）111。

所述的第二半导体组件12借由多个导电凸块120而以覆晶方式结合并电性连接于该第一半导体组件11，且借由该些直通硅晶穿孔211以电性连接该封装基板20。

所述的胶体16a,16b形成于该封装基板10与该第一半导体组件11之间、及该第二半导体组件12与该第一半导体组件11之间，以包覆该些导电凸块100,120。其中，设置该些导电凸块100,120的空间高度（即上、下相邻组件间的间距x,y）不大，所以该胶体16a,16b可分别填入各半导体组件间，也就是以两次点胶工艺包覆该些导电凸块100,120。

然而，现有半导体封装件1中，需以两次点胶工艺才能包覆该些导电凸块100,120，且每次经过点胶后，需再经过烘烤程序予以固化，因而造成产品生产的产能（Unit Per Hour,UPH）下降。

此外，若欲以一次点胶工艺完成底胶作业以提高产能，如图1’所示，因该第二半导体组件12与该封装基板10之间的间距L过大，致使胶材16无法由下往上流至该第二半导体组件12与该第一半导体组件11之间（即间距x），所以仅能包覆下方的导电凸块100，而无法包覆上方的导电凸块120，致使产品作废。因此，该胶体16a,16b仍需分别填入各半导体组件底下，也就是仍需两次点胶工艺完成底胶作业，而无法以一次点胶工艺完成底胶作业，所以无法突破关于提升产能的技术瓶颈。

又，若堆栈的半导体组件的数量越多，将需进行更多次的点胶工艺，造成产能更低，致使难以量产化。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺失，本发明的主要目的在于提供一种半导体封装件及其制法与其封装基板，只需一次点胶工艺即可包覆所有覆晶用的导电凸块，可有效简化工艺，而能增加产能。

本发明所提供的半导体封装件，包括：封装基板，其具有置晶区；多个第一导流块，其形成于该封装基板的置晶区的外围上；第一半导体组件，其置放于该置晶区上；第二半导体组件，其置放于该第一半导体组件上；以及胶体，其形成于该封装基板与该第二半导体组件之间，以包覆该第一半导体组件及该些第一导流块。

本发明还提供一种半导体封装件的制法，其包括：提供一具有置晶区的封装基板；形成多个第一导流块于该封装基板的置晶区的外围上；置放第一半导体组件于该置晶区上；置放第二半导体组件于该第一半导体组件上；以及形成胶体于该封装基板与该第二半导体组件之间，以包覆该第一半导体组件及该些第一导流块。

前述的半导体封装件及其制法中，该第一导流块的高度可大于或等于该第一半导体组件的高度。

前述的半导体封装件及其制法中，该第一半导体组件可以覆晶方式结合于该置晶区上。

前述的半导体封装件及其制法中，该第一半导体组件可未接触该些第一导流块。

前述的半导体封装件及其制法中，该第二半导体组件的结合侧的面积可大于该第一半导体组件的结合侧的面积。

前述的半导体封装件及其制法中，该第二半导体组件可未接触该些第一导流块。