[发明专利]半导体存储器件及其驱动方法有效
申请号: | 201210125484.3 | 申请日: | 2012-04-26 |
公开(公告)号: | CN103093801B | 公开(公告)日: | 2017-06-27 |
发明(设计)人: | 尹载雄 | 申请(专利权)人: | 海力士半导体有限公司 |
主分类号: | G11C7/12 | 分类号: | G11C7/12 |
代理公司: | 北京弘权知识产权代理事务所(普通合伙)11363 | 代理人: | 郭放,许伟群 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 存储 器件 及其 驱动 方法 | ||
相关申请的交叉应用
本申请要求2011年10月27日提交的韩国专利申请No.10-2011-0110501的优先权,其全部内容通过引用合并在本文中。
技术领域
本发明的示例性实施例涉及一种半导体设计技术,且更具体而言涉及在全局数据线中使用终结方案(termination scheme)的半导体存储器件。
背景技术
一般而言,在半导体存储器件(诸如,双数据速率同步DRAM(DDR SDRAM))中布置用于传送数据的多个数据线。随着半导体存储器件的容量增加,数据线的长度也增加。在此,数据线的长度增加会导致用于传送数据的数据线的负载增加。
与此同时,半导体存储器件中所使用的数据线可以根据其布置的位置而分为区段(segment)输入/输出线、局部输入/输出线以及全局输入/输出线等。尤其地,由于诸如全局输入/输出线的全局数据线具有相对较大的负载,因此可能会发生数据的失真和丢失。因此,使用了中继器方案——在全局数据线的中间布置两个反相器级——来减少数据的失真。
然而,中继器方案仅为一种示例性结构的驱动器电路且具有相当大的功耗。因此,提出了全局数据线的终结方案。
图1说明现有的终结电路。
参看图1,半导体存储器件包括多个核心区110、终结单元120以及锁存单元130。
多个核心区110每个都是包括存储体的区域,且半导体存储器件使用存储体执行读取操作和写入操作。即,在半导体存储器件的写入操作中,经由数据焊盘140(设置在接口区中)输入的数据经由全局数据线GIO传送,且传送的数据被储存在设置于核心区110中的存储体中。在半导体存储器件的读取操作中,储存在存储体中的数据经由全局数据线GIO传送,且传送的数据经由数据焊盘140而被输出至半导体存储器件的外部。
终结单元120用于执行全局数据线GIO的终结操作。终结单元120响应于终结控制信号TM_CTR将全局数据线GIO驱动为具有终结电平(VDD/2)。在此情况下,终结控制信号TM_CTR是在数据的读取和写入操作时段期间被激活的信号,且终结控制信号TM_CTR可以对应于在读取操作和写入操作中被激活的列命令信号。
随后,锁存单元130是用于防止全局数据线GIO浮置的部件。
在下文中将简单地描述现有的终结操作。
当执行终结操作时,即当终结控制信号TM_CTR被激活为逻辑“高”时,终结单元120中的PMOS晶体管和NMOS晶体管均接通。因此,全局数据线GIO的电压电平终结在终结电平(VDD/2)。
如上所述,终结控制信号TM_CTR是在半导体存储器件中的数据的读取和写入操作时段期间被激活的信号,且在终结操作中形成包括PMOS晶体管和NMOS晶体管的直流路径。即,在现有的半导体存储器件中,在终结操作中形成直流路径,且大量电流经由直流路径消耗。
与此同时,随着半导体存储器件的储存容量变大,数据线的长度变长,且全局数据线GIO的长度也变长。为了执行如上所述的较长的全局数据线GIO的终结操作,终结单元120的电路尺寸增大。
发明内容
本发明的实施例涉及一种用于在不增加终结电路的尺寸的情况下执行终结操作的半导体存储器件。
根据本发明的一个实施例,一种半导体存储器件包括:全局数据线,配置成在接口区与多个核心区之间传送数据,所述多个核心区每个都具有存储体;以及数据线驱动单元,被布置在所述核心区中的每个中且被配置成在数据传送操作中响应于数据而驱动数据全局线且在终结操作中将全局数据线设定在终结电压电平。
根据本发明的另一个实施例,一种集成电路包括:上拉驱动控制单元,被配置成响应于上拉终结控制信号并根据数据用上拉电压驱动全局数据线;以及下拉驱动控制单元,被配置成响应于下拉终结控制信号并根据数据用下拉电压驱动全局数据线,其中上拉终结控制信号和下拉终结控制信号在列命令信号被激活之前的不同时段期间被激活。
根据本发明的又一个实施例,一种终结操作方法包括以下步骤:在列命令信号被激活之前的设定时段期间执行全局数据线的终结操作;以及在列命令信号被激活之后根据数据来驱动全局数据线。
在根据本发明的实施例的半导体存储器件中,可以在不使用额外的终结电路的情况下减小半导体存储器件的时间变量“tAA”。
附图说明
图1说明现有的终结电路。
图2说明根据本发明的一个示例性实施例的半导体存储器件。
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- 一种记忆体装置。记忆体装置包含记忆体阵列、字符线驱动器及n个源极驱动器。记忆体阵列包含配置于多列与至少一行的多个记忆单元,配置于同一行的记忆单元电性耦接至相应的位线,配置于同一列的记忆单元电性耦接至相应的字符线,配置于所述列的记忆单元分为n个群组,n大于等于2。字符线驱动器用以选择性地致能字符线。n个源极驱动器分别耦接n个群组的记忆单元,用以输出n个源极控制信号。当n个群组中的第一群组的任一字符线被致能时,相应于第一群组以及其读写次序相邻的第二群组的源极控制信号被相应的源极驱动器控制于选择准位。透过将记忆单元分组,可节省源极驱动器的数量,并透过控制源极控制信号抑制位线上的漏电流。
- 存储器装置和存储器控制方法-201410004875.9
- 河壬喆 - 华邦电子股份有限公司
- 2014-01-06 - 2017-07-21 - G11C7/12
- 一种存储器装置和存储器控制方法,该存储器装置包括一存储单元阵列和一列解码器。存储单元阵列包括多条偶数本地位线和多条奇数本地位线。列解码器包括多个偶数通道晶体管和多个奇数通道晶体管。每一偶数通道晶体管的一控制端分别耦接至多条偶数选择线的单独一条,每一偶数通道晶体管的一第一端分别耦接至偶数本地位线的单独一条,而每一偶数通道晶体管的一第二端皆耦接至一偶数总体位线。每一奇数通道晶体管的一控制端分别耦接至多条奇数选择线的单独一条,每一奇数通道晶体管的一第一端分别耦接至奇数本地位线的单独一条,而每一奇数通道晶体管的一第二端皆耦接至一奇数总体位线。本发明可以有效地消除邻近存储单元之间的电容耦合效应。
- 干扰减轻的字线驱动电路、快闪存储器和擦除方法-201310217882.2
- 王林凯;苏如伟;胡洪 - 北京兆易创新科技股份有限公司
- 2013-06-03 - 2017-07-04 - G11C7/12
- 本发明公开了一种干扰减轻的字线驱动电路、快闪存储器和擦除方法。所述字线驱动电路包括P型MOS晶体管、第一N型MOS晶体管及第二N型MOS晶体管,其中,当对所述快闪存储器进行擦除时,所述P型MOS晶体管的源极浮空,并且,在进行擦除时,非擦除存储单元对应的第二N型MOS晶体管关断,以切断所述非擦除存储单元的字线与字线驱动电路的负电压源之间的漏电。采用本发明所公开的字线驱动电路、快闪存储器及擦除方法,可以使对同一区块内的擦除存储单元进行擦除的电压对非擦除存储单元的干扰减轻,提高了对快闪存储器进行数据擦除的可靠性。
- 半导体存储器件及其驱动方法-201210125484.3
- 尹载雄 - 海力士半导体有限公司
- 2012-04-26 - 2017-06-27 - G11C7/12
- 一种在全局数据线中使用终结方案的半导体存储器件包括全局数据线和数据线驱动单元。全局数据线在接口区与各自具有存储体的多个核心区之间传送数据。数据线驱动单元被设置在每个核心区中,且在数据传送操作中响应于数据而驱动数据全局线。数据线驱动单元在终结操作中将全局数据线设定为终结电压电平。
- 半导体存储装置-201310270610.9
- 曾根原岳志 - 株式会社东芝
- 2013-06-27 - 2017-06-23 - G11C7/12
- 本发明涉及半导体存储装置。该半导体存储装置具备存储单元阵列,其具有多条位线、与所述多条位线交叉的多条字线和设置于所述多条位线及多条字线的交叉部的存储单元;以及控制部,其对施加于位线及字线的电压进行控制。控制部在对于多个存储单元连续进行预定的工作的情况下,在选择从多条位线中选择的第1位线及从多条字线中选择的第1字线而对于第1存储单元进行了第1工作之后,在与该第1工作接续的接下来的第2工作中,选择与第1位线不同的第2位线及与第1字线不同的第2字线而选择第2存储单元。
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