[发明专利]承载板、半导体封装件及其制法

说明书

技术领域

本发明涉及半导体封装件及其制法，特别是关于一种提升可靠度的半导体封装件及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化(miniaturization)的封装需求，发展出晶圆级封装(Wafer Level Packaging，WLP)的技术。

第6452265号美国专利与第7202107号美国专利提供一种晶圆级封装的制法。请参阅图1A至图1E，其为现有半导体封装件1的制法的剖面示意图。

如图1A所示，形成一导热胶层11于一承载板10上。

如图1B所示，置放多个芯片12于该导热胶层11上，该些芯片12具有相对的作用面12a与非作用面12b，各该作用面12a上均具有多个电极垫120，且各该作用面12a结合于该导热胶层11上。

如图1C所示，形成一封装胶体13于该芯片12与该导热胶层11上。

如图1D所示，移除该导热胶层11与该承载板10，以外露该芯片12的作用面12a。

如图1E所示，形成一线路结构14于该封装胶体13与该芯片12的作用面12a上，令该线路结构14电性连接该芯片12的电极垫120。

然而，现有半导体封装件1的制法中，将芯片12置放于该具有导热胶层11的平板形承载板10上时，因不易对位而容易造成芯片12移位，导致产品可靠度不佳。

此外，该导热胶层11具有粘性，所以该导热胶层11常于工艺中受其热膨胀系数(Coefficient of thermal expansion，CTE)影响而发生伸缩现象而造成芯片12位置偏移的问题，例如：形成封装胶体13时，因导热胶层11受热软化而造成芯片12位移，导致后续进行线路增层工艺时所形成的线路结构14无法精确连接芯片12的电极垫120而造成电性不良，致使产品可靠度不佳。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺失，本发明的主要目的在于提供一种承载板、半导体封装件及其制法，以利于芯片对位，可避免芯片移位而导致产品可靠度不佳的问题。

该半导体封装件，其包括：封装胶体，其具有凸部；芯片，其嵌埋于该封装胶体的凸部中，该芯片具有相对的作用面与非作用面，该作用面上具有多个电极垫，且该作用面与电极垫外露于该封装胶体的凸部表面；以及线路结构，其设于该封装胶体与该芯片的作用面上，令该线路结构电性连接该芯片的电极垫。

本发明还提供一种半导体封装件的制法，其包括：提供一表面具有凹部的承载板，且该承载板表面上具有离型层；置放芯片于该凹部的离型层上，该芯片具有相对的作用面与非作用面，该作用面上具有多个电极垫，且该芯片是借其作用面结合于该离型层上；形成封装胶体于该芯片与该离型层上；移除该离型层与该承载板，以外露该芯片的作用面；以及形成线路结构于该封装胶体与该芯片的作用面上，令该线路结构电性连接该芯片的电极垫。

本发明又提供一种用于制作半导体封装件的承载板，其具有凹部以及形成于表面上的离型层。

前述的制法中，形成该承载板的材质可为玻璃或金属，且形成该离型层的材质可为疏水性材质、无机物或高分子聚合物。

前述的制法中，该凹部可具有多个，且各该凹部为数组排设于该承载板上。因此，前述的制法还可包括，于形成线路结构于该封装胶体与该芯片的作用面上后，进行切单工艺。

前述的制法中，可先移除该承载板，再移除该离型层；或者，可同时移除该离型层与该承载板。

前述的半导体封装件及其制法中，该线路结构可具有设于该封装胶体与该作用面上的至少一介电层、形成于该介电层上的线路层、及形成于该介电层中的导电盲孔，且该导电盲孔电性连接该线路层与该芯片的电极垫。

另外，该最外层的介电层上可形成有绝缘保护层，该绝缘保护层具有开孔，以令该线路层的部分表面外露于该开孔，可供结合导电组件。

由上可知，本发明半导体封装件及其制法，主要借由形成凹部于该承载板上，以利于芯片放置对位，可避免芯片移位而导致后续工艺(如线路增层工艺)进行困难及产品可靠度不佳的问题。

此外，该离型层不具粘性，所以该离型层于工艺中不受其热膨胀系数(CTE)影响，因而不会发生伸缩现象而造成芯片位置偏移的问题，因而可避免后续工艺(如线路增层工艺)进行困难所造成的电性不良，以可提升产品可靠度。

附图说明

图1A至图1E为现有半导体封装件的制法的剖面示意图；以及