[发明专利]半导体封装及其制造方法

说明书

相关申请

本申请要求2009年4月29日提交的韩国专利申请10-2009-0037664的优先权，通过引用将其全部并入本文。

技术领域

本发明涉及一种半导体封装及其制造方法。

背景技术

近来，已经开发了并且正在进一步开发能够在极短时间内存储和处理大量数据的半导体芯片和具有该半导体芯片的半导体封装。

近来提出具有堆叠在一起的至少两个半导体芯片的堆叠半导体封装，用于提高数据存储能力和用于提高数据处理速度。

为了实现堆叠半导体封装结构，需要将至少两个堆叠半导体芯片电耦合在一起的技术。在这点上，本领域中最近公开了通过在各个半导体芯片中形成贯通电极从而将堆叠半导体芯片电连接的技术。

这些贯通电极使用在半导体芯片的表面上形成的配线线路电耦合。当使用在半导体芯片的表面上形成的配线线路将贯通电极耦合在一起时，可出现半导体芯片体积增加的问题。

即使贯通电极通过使用设置于半导体芯片表面上的焊垫可与配线线路容易地耦合，贯通电极的结构使得其难以与在半导体芯片中形成的内部电路图案直接电耦合。

发明内容

本发明的实施方案涉及一种具有贯通电极的半导体封装，所述贯通电极与在半导体芯片中形成的内部电路图案电连接，同时防止半导体芯片的体积增加。

此外，本发明的实施方案涉及一种制造半导体封装的方法。

在本发明的一个实施方案中，一种半导体封装包括：半导体芯片，所述半导体芯片具有：第一表面和背离第一表面的第二表面、设置于半导体芯片中的电路部、与电路部电连接的内部电路图案、和穿过内部电路图案以及第一和第二表面的通孔；绝缘层，该绝缘层设置于通过限定通孔形成的半导体芯片的内表面上并且具有开口，以暴露出由于限定通孔而暴露出的内部电路图案；和设置于通孔中并与通过开口暴露出的内部电路图案电连接的贯通电极。

半导体封装还包括：介于绝缘层和贯通电极之间的扩散阻挡层，与内部电路图案电连接，并用于防止包含于贯通电极中的离子的扩散。

半导体封装还包括：介于扩散阻挡层和贯通电极之间并覆盖扩散阻挡层的籽金属层。

半导体封装还包括：设置于绝缘层上并具有暴露出内部电路图案的开口的扩散阻挡层；和覆盖扩散阻挡层并与通过扩散阻挡层的开口暴露出的内部电路图案电连接的籽金属层。

半导体封装还包括：设置于半导体芯片的第一表面上并与电路部电连接的焊垫；与焊垫电连接并设置于穿过第一和第二表面的通孔中的附加贯通电极；和介于附加贯通电极和通过限定通孔形成的半导体芯片的内表面之间的附加绝缘层。

内部电路图案施加有电源信号、接地信号、数据信号和芯片选择信号中的任意一种。

至少两个半导体芯片堆叠，半导体芯片的贯通电极彼此电连接。

在本发明的另一个实施方案中，一种半导体封装包括：半导体芯片，所述半导体芯片具有：第一表面和背离第一表面的第二表面、设置于半导体芯片中的电路部、与电路部电连接并形成在具有从第一表面测量的不同深度的不同位置处的第一和第二内部电路图案、以及穿过第一和第二表面与第一和第二内部电路图案的第一和第二通孔；设置于通过限定第一和第二通孔形成的半导体芯片的内表面上的第一和第二绝缘层，所述第一和第二绝缘层具有第一和第二开口，以暴露出由于限定第一和第二通孔而暴露出的第一和第二内部电路图案；和设置于第一和第二通孔中的第一和第二贯通电极，所述第一和第二贯通电极与通过第一和第二开口暴露出的第一和第二内部电路图案电连接。

半导体封装还包括：设置于第一绝缘层上并与第一内部电路图电连接的第一扩散阻挡层；介于第一扩散阻挡层和第一贯通电极之间的籽金属层；设置于第二绝缘层上并具有暴露出第二内部电路图案的开口的第二扩散阻挡层；覆盖第二扩散阻挡层并与第二内部电路图案电连接的第二籽金属层。

第一内部电路图案和第二内部电路图案由不同的金属形成。

半导体封装还包括：设置于半导体芯片的第一表面上并与电路部电连接的焊垫；与焊垫电连接并设置于穿过第一和第二表面的附加通孔中的附加贯通电极；介于附加贯通电极和通过限定附加通孔形成的半导体芯片的内表面之间的附加绝缘层。