[发明专利]包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法在审

专利信息
申请号: 202310277418.6 申请日: 2023-03-20
公开(公告)号: CN116940118A 公开(公告)日: 2023-10-24
发明(设计)人: J·D·格林利;R·维尼加拉;T·乔治 申请(专利权)人: 美光科技公司
主分类号: H10B43/10 分类号: H10B43/10;H10B43/35;H10B43/40;H10B43/50;H01L23/528;H01L23/532
代理公司: 北京律盟知识产权代理有限责任公司 11287 代理人: 江泰維
地址: 美国爱*** 国省代码: 暂无信息
权利要求书: 暂无信息 说明书: 暂无信息
摘要: 本申请涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。一种用于形成包括存储器单元串的存储器阵列的方法包括直接在包括含硅材料的导体层上方形成包括竖直交替的第一层和第二层的堆叠。所述堆叠包括横向间隔开的存储器块区和阵列穿孔TAV区。所述堆叠在所述存储器块区中包括延伸穿过所述第一层和所述第二层的沟道材料串。所述堆叠在所述TAV区中包括延伸到所述导体层的所述含硅材料的TAV开口。使金属卤化物与所述含硅材料的所述硅反应以将所述金属卤化物的所述金属沉积在所述导体层中。在沉积所述金属之后,在所述TAV开口中直接抵靠所述所沉积金属形成导电材料,且由此在所述TAV开口中的个别者中形成包括所述导电材料和所述所沉积金属的TAV。公开了结构实施例。
搜索关键词: 包括 存储器 单元 阵列 用于 形成 方法
【主权项】:
暂无信息
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于美光科技公司,未经美光科技公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/202310277418.6/,转载请声明来源钻瓜专利网。

同类专利
  • 三维存储器结构及其制备方法-202011550126.8
  • 吴林春;张坤;张中 - 长江存储科技有限责任公司
  • 2020-12-24 - 2023-10-27 - H10B43/10
  • 本发明提供了一种三维存储器结构及其制备方法,方法包括如下步骤:提供有第一区域和第二区域的半导体衬底,第一区域包括核心区,第二区域包括台阶区和外围区;在其上形成绝缘层和多层半导体层,半导体层通过介质层隔离;形成凹槽结构,在其侧壁形成电性连接结构;在凹槽结构中填充介质填充层;在半导体层和介质填充层上形成堆叠结构;在堆叠结构中形成沟道结构。本发明通过在台阶区和外围区形成凹槽结构,并形成电连接半导体衬底的电性连接结构,使等离子体加工工艺中产生的电荷能够从绝缘介质层上方导通至接地的半导体衬底,避免影响后续工艺,提升产品良率;凹槽结构中形成的介质填充层还能有效释放应力,并对上方堆叠结构提供支撑。
  • 半导体存储装置-202010091048.3
  • 吉村尚弥;中塚圭祐 - 铠侠股份有限公司
  • 2020-02-13 - 2023-10-27 - H10B43/10
  • 实施方式提供一种能够抑制电力消耗的半导体存储装置。实施方式的半导体存储装置包含第1至第4绝缘区域、以及第1及第2柱。多个第1绝缘区域沿着与第1方向交叉的第2方向设置。第1柱沿着第1方向贯通第2导电体层且设置于多个第1绝缘区域间。多个第2绝缘区域沿着第2方向设置。第2柱沿着第1方向贯通第7导电体层且设置于多个第2绝缘区域间。第3绝缘区域在第1绝缘区域与第2绝缘区域之间,沿着第2方向设置。第4绝缘区域在俯视下与第3绝缘区域隔开,且设置于第2导电体层与第7导电体层之间。
  • 三维存储器及其制造方法-202010883424.2
  • 许宗珂;袁彬;耿静静;张强威 - 长江存储科技有限责任公司
  • 2020-08-28 - 2023-10-27 - H10B43/10
  • 本发明提供了一种三维存储器及其制造方法。该三维存储器包括衬底、堆叠结构、沟道结构和虚设沟道结构。所述衬底定义核心区和台阶区。所述堆叠结构包括多个栅极层和多个绝缘层,其交替地堆叠在所述核心区上,且在所述台阶区上堆叠形成多个台阶。所述沟道结构布置在所述核心区上并穿过所述堆叠结构。所述虚设沟道结构布置在所述台阶区上且穿过所述堆叠结构,所述虚设沟道结构在所述衬底的延伸方向上的横截面包括相互重叠的第一图形和第二图形,所述第一图形和第二图形为圆或椭圆。
  • 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法-202310277418.6
  • J·D·格林利;R·维尼加拉;T·乔治 - 美光科技公司
  • 2023-03-20 - 2023-10-24 - H10B43/10
  • 本申请涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。一种用于形成包括存储器单元串的存储器阵列的方法包括直接在包括含硅材料的导体层上方形成包括竖直交替的第一层和第二层的堆叠。所述堆叠包括横向间隔开的存储器块区和阵列穿孔TAV区。所述堆叠在所述存储器块区中包括延伸穿过所述第一层和所述第二层的沟道材料串。所述堆叠在所述TAV区中包括延伸到所述导体层的所述含硅材料的TAV开口。使金属卤化物与所述含硅材料的所述硅反应以将所述金属卤化物的所述金属沉积在所述导体层中。在沉积所述金属之后,在所述TAV开口中直接抵靠所述所沉积金属形成导电材料,且由此在所述TAV开口中的个别者中形成包括所述导电材料和所述所沉积金属的TAV。公开了结构实施例。
  • NOR型存储器件及其制造方法及包括存储器件的电子设备-202110883406.9
  • 朱慧珑 - 中国科学院微电子研究所
  • 2021-08-02 - 2023-10-13 - H10B43/10
  • 公开了一种NOR型存储器件及其制造方法及包括该NOR型存储器件的电子设备。根据实施例,该NOR型存储器件可以包括:在衬底上竖直延伸的第一栅堆叠,包括栅导体层和存储功能层;以及围绕第一栅堆叠的外周、沿第一栅堆叠的侧壁延伸的第一半导体层。存储功能层介于第一半导体层与栅导体层之间。第一半导体层包括在竖直方向上依次设置的第一源/漏区、第一沟道区和第二源/漏区。在第一栅堆叠与第一半导体层相交之处限定存储单元。该NOR型存储器件还包括围绕第一半导体层的第一沟道区的外周的导电屏蔽层以及介于第一半导体层的第一沟道区与导电屏蔽层之间的电介质层。
  • 存储器装置和制造存储器装置的方法-201910744071.5
  • 郑元皙;李俊熙;金建秀;李淳永 - 三星电子株式会社
  • 2015-05-26 - 2023-10-13 - H10B43/10
  • 提供了存储器装置和制造存储器装置的方法,所述存储器装置包括:多个栅电极层,堆叠在基底的上表面上;多个通道,在垂直于基底的上表面的方向上延伸穿过所述多个栅电极层;多个电路元件,设置在所述多个栅电极层的外围区域中;以及层间绝缘层,包括仅设置在外围区域中并覆盖所述多个电路元件的第一层间绝缘层以及覆盖第一层间绝缘层和所述多个栅电极层的至少一部分的第二层间绝缘层。
  • NOR型存储器件及其制造方法及包括存储器件的电子设备-202110253001.7
  • 朱慧珑 - 中国科学院微电子研究所
  • 2021-03-08 - 2023-09-22 - H10B43/10
  • 公开了一种NOR型存储器件及其制造方法及包括该NOR型存储器件的电子设备。根据实施例,该NOR型存储器件可以包括:在衬底上竖直延伸的栅堆叠,栅堆叠包括栅导体层和存储功能层;围绕栅堆叠的外周的有源区,有源区包括第一和第二源/漏区以及它们之间的第一沟道区以及第三和第四源/漏区以及它们之间的第二沟道区,其中,存储功能层介于栅导体层与有源区之间;分别从第一至第四源/漏区横向延伸的第一、第二、第三和第四互连层;以及相对于衬底竖直延伸以穿过第一至第四互连层的源极线接触部。源极线接触部与第一互连层和第二互连层之一电连接,且与第三互连层和第四互连层之一电连接。
  • 半导体存储装置-201910739355.5
  • 清水公志郎 - 铠侠股份有限公司
  • 2019-08-12 - 2023-09-15 - H10B43/10
  • 实施方式的半导体存储装置具备:多个第1配线层;第2配线层,与多个第1配线层隔开配置;第3配线层,与多个第1配线层隔开配置,且在第2方向上与第2配线层相邻地配置;第1存储器柱,穿过第2配线层;第2存储器柱,穿过第3配线层;第1接触插塞,设置在第2配线层上;以及第2接触插塞,设置在第3配线层上。第2配线层包含与第1接触插塞连接的第1部分。第3配线层包含与第2接触插塞连接的第2部分。第1部分及第2部分沿着与第2方向交叉的第3方向配置。
  • 三维存储器及其制备方法-202011216271.2
  • 张坤 - 长江存储科技有限责任公司
  • 2020-11-04 - 2023-09-12 - H10B43/10
  • 本发明提供一种三维存储器及其制备方法,在该制备方法中,首先将堆叠结构的阶梯区域沿第二方向划分字线接触区和挡墙区;接着对被台阶分区的各级台阶的侧壁显露出的堆叠结构的层间牺牲层进行侧向蚀刻以形成端部内凹间隙,并于端部内凹间隙内形成牺牲端部,再接着通过两步蚀刻工艺分别去除部分层间牺牲层和牺牲端部,并保留位于各级台阶下方的层间牺牲层(作为栅极绝缘部),以形成栅极间隙,然后于栅极间隙填充导电材料以形成栅极导电部,最后在各级台阶处的栅极导电部上进行接触孔蚀刻,并于接触孔中形成连接柱。利用本发明可以降低接触孔蚀刻的工艺难度,消除接触孔过蚀刻导致不同层字线桥接的风险,提高三维存储器件的性能。
  • 堆叠结构及其制造方法、3D NAND存储器及其制造方法-202010793736.4
  • 孔翠翠;吴林春;周文犀 - 长江存储科技有限责任公司
  • 2020-08-10 - 2023-09-05 - H10B43/10
  • 本发明提供一种堆叠结构及其制造方法、3D NAND存储器及其制造方法,在衬底上形成底部叠层,在底部叠层中形成阻挡环,在底部叠层上方形成堆叠结构,在堆叠结构中形成沿堆叠方向贯穿堆叠结构的桥接柱,该桥接柱的底部由阻挡环环绕。在形成栅线缝隙以及栅线缝隙底部开口时,该阻挡环能够有效保护阻挡环之外的其余底部叠层不被破坏,由此在后续通过栅线缝隙去除底部叠层中的源极牺牲层过程中,能够有效保留底部叠层的其余材料层,对堆叠结构起到支撑作用,减少堆叠结构的坍塌风险,提高器件的成品率及良率。另外,可以在形成焊盘接触以及通孔接触的零沟槽时同时形成上述阻挡环,无需增加工艺步骤,不会增加工艺成本。
  • 半导体器件及其制造方法-201910256626.1
  • 白石千;金甫昌 - 三星电子株式会社
  • 2019-04-01 - 2023-09-05 - H10B43/10
  • 本发明公开一种半导体器件,该半导体器件包括在衬底上的在基本上垂直于衬底的顶表面的第一方向上的下栅电极、在第一方向上在下栅电极上的上栅电极、以及在第一方向上延伸通过下栅电极和上栅电极的沟道结构。每个沟道结构包括下沟道结构、上沟道结构以及互连下沟道结构和上沟道结构的落着焊盘。第一沟道结构包括第一落着焊盘,第一落着焊盘在第一垂直高度处具有比第一沟道结构的下沟道结构的水平宽度充分地大的水平宽度。最靠近第一沟道结构的第二沟道结构包括第二落着焊盘,该第二落着焊盘在低于第一垂直高度的第二垂直高度处具有比第二沟道结构的下沟道结构的水平宽度充分地大的水平宽度。
  • 三维存储器及其制备方法-202011226470.1
  • 张坤;吴林春;周文犀 - 长江存储科技有限责任公司
  • 2020-11-04 - 2023-09-05 - H10B43/10
  • 本发明提供一种三维存储器及其制备方法,该三维存储器包括外围电路芯片,包括半导体衬底以及依次形成于半导体衬底上的外围电路及互连层,在外围电路芯片的边缘区域形成有显露出半导体衬底的沟槽;依次设置于沟槽及外围电路及互连层上的底部半导体层、中间半导体层及顶部半导体层,中间半导体层由设置于内部区域的中间层主体部和设置于第一沟槽内的中间层连接部组成;在该沟槽内,底部半导体层、中间半导体层及顶部半导体层与半导体衬底电连接。通过在外围电路芯片边缘区域形成沟槽,并利用该沟槽将底部半导体层、半导体牺牲层及顶部半导体层与半导体衬底电连接,可以将阵列蚀刻过程中产生的带电等离子体通过半导体衬底导走。
  • 三维存储器及其制备方法-202180019739.5
  • 刘思敏;霍宗亮;徐伟;许波;郭亚丽;陈斌;张丝柳;苏界 - 长江存储科技有限责任公司
  • 2021-11-10 - 2023-09-01 - H10B43/10
  • 本申请公开了一种三维存储器及其制造方法,所述方法包括:在衬底(110)上形成包括交替堆叠的电介质层(121)和牺牲层(122)的叠层结构(120);形成贯穿叠层结构(120)的栅线缝隙(161);以及经由栅线缝隙(161),对靠近栅线缝隙(161)的部分电介质层(121)及牺牲层(122)进行刻蚀,以形成凹槽(162),其中,凹槽(162)的底部位于牺牲层(122)中,并且在垂直于衬底(110)方向上,凹槽(162)尺寸的最小值大于等于对应的牺牲层(122)的尺寸。通过上述方法制作的三维存储器,在一定程度上避免了栅极层短接和栅极层断路的问题,提高了存储器的可靠性。
  • 半导体存储装置-201910147701.0
  • 丸山贵之;福住嘉晃;杉浦裕树;荒井伸也;菊岛史惠;须田圭介;石田贵士 - 铠侠股份有限公司
  • 2019-02-27 - 2023-09-01 - H10B43/10
  • 半导体存储装置具备:多个电极层,积层在第1半导体层上方;第2半导体层,贯穿所述多个电极层,在这些电极层的积层方向上延伸,在所述第1半导体层中具有端部;以及第1膜,位于所述第1半导体层中,与所述第1半导体层接触。所述第1半导体层包含第1部分、第2部分及第3部分,所述第1膜位于所述第1部分与所述第2部分之间,所述第3部分位于所述第1膜与所述第2半导体层之间,将所述第1部分与所述第2部分连接。所述第2半导体层包含与所述第1半导体层的所述第3部分接触的接触部。
  • 半导体存储装置及半导体存储装置的制造方法-202010580775.6
  • 矢吹宗 - 铠侠股份有限公司
  • 2020-06-23 - 2023-08-29 - H10B43/10
  • 实施方式提供一种可以实现大容量化的半导体存储装置及半导体存储装置的制造方法。实施方式的半导体存储装置具备:积层体,在第1方向上交替地积层有多个第1绝缘层与多个栅极电极层;第1半导体层、第2半导体层及第3半导体层,设置在积层体之中且在第1方向上延伸;第1电荷蓄积层、第2电荷蓄积层及第3电荷蓄积层;以及第2绝缘层,设置在积层体之中,在第1方向上延伸,在与第1方向垂直且包含栅极电极层的面内,与第1半导体层或第1电荷蓄积层、第2半导体层或第2电荷蓄积层、及第3半导体层或第3电荷蓄积层相接;且在与第1方向平行且包含第2绝缘层的第1截面中,栅极电极层的2个端面之间的第1距离朝向第1方向单调递增,在与第1方向平行且包含第2绝缘层、与第1截面不同的第2截面中,栅极电极层的2个端面之间的第2距离朝向第1方向单调递增之后,暂时减少,进而单调递增。
  • 具有自对准漏极侧选择栅极电极的三维存储器器件及其制造方法-201780058150.X
  • J.凯;M.乔杜里;J.刘;J.阿尔斯梅尔 - 桑迪士克科技有限责任公司
  • 2017-08-31 - 2023-08-08 - H10B43/10
  • 本发明提供了一种三维存储器器件,所述三维存储器器件包括自对准漏极选择层级电极。存储器堆叠结构延伸穿过绝缘层和间隔物材料层的交替堆叠体。所述存储器堆叠结构中的每一个包括存储器膜和存储器层级沟道部分。漏极选择层级沟道部分形成在相对于下层存储器堆叠结构具有相应横向移位的所述存储器层级沟道部分上方。对于每行漏极选择层级沟道部分,横向移位的所述方向从行到行交替。漏极选择层级栅极电介质和漏极选择层级栅极电极形成在所述漏极选择层级沟道部分上。每个漏极选择层级栅极电极控制两行漏极选择层级沟道部分,并且与相邻漏极选择层级栅极电极横向间隔开。
  • 半导体存储装置-201910675138.4
  • 荒井史隆;后藤正和;近藤正树;细谷启司;百百信幸 - 铠侠股份有限公司
  • 2019-07-24 - 2023-07-28 - H10B43/10
  • 实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含:第1配线层(33);第1信号线(37);第1存储单元MC,设置在第1配线层与第1信号线之间,存储第1信息;第2至第4配线层(SG0a~SGD2a),积层在第1配线层的上方;第5至第7配线层(SG0b、CSL、及SG2b),分别在第3方向上与第2至第4配线层分开地配置;第2信号线(45),连接于第1信号线,并配置在第2配线层与第5配线层之间、第3配线层与第6配线层之间、及第4配线层与第7配线层之间;以及第3信号线(45),连接于第1及第2信号线以及第6配线层,并配置在第2信号线与第5至第7配线层之间。
  • 半导体器件及其制造方法-201810756356.6
  • 崔康植 - 爱思开海力士有限公司
  • 2018-07-11 - 2023-07-28 - H10B43/10
  • 半导体器件及其制造方法。一种半导体器件以及制造半导体器件的方法涉及具有沟道图案的半导体器件,其中,沟道图案包括管沟道以及在第一方向上从管沟道突出的垂直沟道。该半导体器件还具有设置在管沟道上方的层间绝缘层以及设置在管沟道上方的栅极,其中,栅极在第一方向上与层间绝缘层交替地层叠,其中,层叠的层间绝缘层和栅极包围垂直沟道,并且其中,栅极包括第一导电图案和第二导电图案。该半导体器件还具有设置在第一导电图案上方和第二导电图案下方的蚀刻停止图案。
  • 三维存储器及其制造方法-202180008042.8
  • 王清清;王健舻;徐伟;曾明 - 长江存储科技有限责任公司
  • 2021-11-10 - 2023-07-21 - H10B43/10
  • 本公开涉及一种三维存储器及其制造方法,该三维存储器包括:衬底,所述衬底上形成有栅极层和介电层交替堆叠的堆叠结构,其中,位于所述堆叠结构底部的栅极层提供底部选择栅极;多个沟道结构,垂直穿过所述堆叠结构并到达所述衬底内;第一栅线隔槽,沿第一方向延伸并将所述多个沟道结构划分成至少两个存储块,所述第一栅线隔槽包括第一隔离区,所述第一隔离区将所述第一栅线隔槽隔断形成多个第一子栅线隔槽;第一连接结构,沿所述第一方向连接被所述第一隔离区隔断的相邻的所述第一子栅线隔槽;以及底部选择栅极切线,沿第一方向延伸并穿过所述第一隔离区中的底部选择栅极,所述底部选择栅极切线将相邻的存储块的底部选择栅极隔开。
  • 三维存储器件及其形成方法-202180001184.1
  • 张强威;许宗珂;袁彬 - 长江存储科技有限责任公司
  • 2021-03-29 - 2023-07-21 - H10B43/10
  • 公开了三维(3D)存储器件及其形成方法。在某些方面中,一种3D存储器件包括:衬底;在衬底上横向形成的并且具有中心区域和阶梯区域的堆叠结构;在中心区域中垂直延伸的多个沟道结构;在阶梯区域中垂直延伸的多个虚设沟道结构;以及在阶梯区域中形成的并且电连接至该堆叠结构的多个接触插塞。虚设沟道结构中的至少一个在衬底的横向表面上的垂直投影包括具有方向性的二维形状。
  • 垂直存储器件及其制造方法-201710617352.5
  • 金森宏治;殷东锡 - 三星电子株式会社
  • 2017-07-26 - 2023-07-04 - H10B43/10
  • 公开了一种垂直存储器件及其制造方法。垂直存储器件可以包括:衬底、在衬底上的栅极堆叠结构和沟道结构、以及在栅极堆叠结构与沟道结构之间的电荷俘获结构。栅极堆叠结构包括在衬底上在垂直方向上彼此交替地堆叠使得单元区域和单元间区域在垂直方向上交替地布置的导电结构和绝缘夹层结构。沟道结构在垂直方向上穿透栅极堆叠结构。电荷俘获结构和导电结构在单元区域处限定存储单元。电荷结构被构造为选择性地存储电荷。电荷俘获结构包括在单元间区域中的用于减少在垂直方向上彼此相邻的相邻存储单元之间的联接的防联接结构。
  • 三维半导体存储器件和包括其的电子系统-202211553881.0
  • 金承允;金森宏治;韩智勋 - 三星电子株式会社
  • 2022-12-06 - 2023-06-16 - H10B43/10
  • 本发明构思涉及三维半导体存储器件和包括其的电子系统。该三维半导体存储器件包括:堆叠结构,包括顺序堆叠在衬底上的接地选择线、第一字线、第二字线和串选择线;垂直沟道结构,穿透堆叠结构并被排列以形成多列;下分离结构,在第一方向上与堆叠结构的下部交叉,并沿与第一方向交叉的第二方向划分接地选择线;以及第一上分离结构和第二上分离结构,在第一方向上与堆叠结构的上部交叉,并沿第二方向划分串选择线,其中下分离结构和第一上分离结构与垂直沟道结构的所述列之一垂直重叠,并且第二上分离结构提供在垂直沟道结构之间。
  • 三维半导体器件及其制造方法-202080003197.8
  • 高庭庭;薛磊;刘小欣;耿万波 - 长江存储科技有限责任公司
  • 2020-10-19 - 2023-06-13 - H10B43/10
  • 本公开的各方面提供了一种半导体器件和用于制造该半导体器件的方法。穿过半导体器件的衬底之上的堆叠层形成沟道孔。沟道孔的侧壁沿着垂直于衬底的竖直方向延伸。在沟道孔中形成沿着竖直方向延伸的栅极电介质结构、沟道层和电介质结构。栅极电介质结构可以沿着沟道孔的侧壁形成,并且电介质结构可以形成在沟道层之上。可以将沟道层分离成沟道层区段以形成沟道结构,该沟道结构包括栅极电介质结构和用于相应晶体管串的沟道层区段。
  • 半导体装置-201910147232.2
  • 内田佳祐 - 铠侠股份有限公司
  • 2019-02-27 - 2023-06-09 - H10B43/10
  • 半导体装置具备:第1绝缘膜壁,将同一椭圆柱区域在椭圆的最大直径方向分成两个区域;第1存储器膜,沿被第1绝缘膜壁分离的椭圆柱区域中的一个区域的侧壁面配置为筒状;第2存储器膜,沿被第1绝缘膜壁分离的椭圆柱区域中的另一个区域的侧壁面配置为筒状;第1配线群,设置着多层,在与椭圆柱区域的长度方向正交的方向延伸,连接于第1存储器膜;第2配线群,设置着多层,在与第1配线群平行且与椭圆柱区域的长度方向正交的方向延伸,连接于第2存储器膜;第1通道膜,配置为沿着第1存储器膜的内侧壁面的柱状;第2通道膜,配置为沿着第2存储器膜的内侧壁面的柱状;第2绝缘膜壁,将多层第1配线群与多层第2配线群之间分离。
  • 存储单元、存储器和电子设备-202211275961.4
  • 戴瑾;朱正勇 - 北京超弦存储器研究院
  • 2022-10-18 - 2023-05-30 - H10B43/10
  • 本申请公开了一种存储单元、存储器和电子设备,属于半导体技术领域。该存储单元包括沿第一方向排列的第一晶体管和第二晶体管;第一晶体管包括沿第一方向排列的第一栅极、第一半导体层和第二栅极;第二晶体管包括第三栅极以及环绕第三栅极的第二半导体层,第二半导体层包括沟道以及通过沟道连接的第一电极和第二电极,第二电极与第二栅极连接。本申请提供的新型结构的2T0C设计方案,第二晶体管的栅极为垂直结构且与第一晶体管不堆叠,可以方便制作结构紧凑的2T0C存储单元以及存储阵列的3D堆叠。
  • 存储器的阵列共源极及其形成方法-202010242405.1
  • 范光龙;陈金星;刘丽君;陈广甸 - 长江存储科技有限责任公司
  • 2020-03-31 - 2023-05-26 - H10B43/10
  • 一种存储器的阵列共源极及其形成方法,所述形成方法本发明的存储器的阵列共源极的形成方法,由于栅极隔槽中形成的阵列共源极包括第一部分和位于第一部分两侧的第二部分,且所述第一部分的宽度大于第二部分的宽度,当后续在堆叠结构和阵列共源极上的介质层中形成与阵列共源极的第一部分连接的金属连接结构时,即使由于光刻工艺的偏差、套刻误差或者堆叠结构的变形等因素造成介质层中形成的开口的位置产生一些偏差时,开口中形成的金属连接结构只会与阵列共源极连接,金属连接结构不会与顶层控制栅(顶层选择栅)连接并且两者之间的绝缘层厚度不会变薄,因而防止金属连接结构(或者阵列共源极)与顶层控制栅(顶层选择栅)之间产生漏电。
  • NOR型存储器件及其制造方法及包括存储器件的电子设备-202110252927.4
  • 朱慧珑 - 中国科学院微电子研究所
  • 2021-03-08 - 2023-05-12 - H10B43/10
  • 公开了一种NOR型存储器件及其制造方法及包括该NOR型存储器件的电子设备。根据实施例,该NOR型存储器件可以包括:设置在衬底上的多个器件层,每个器件层包括第一源/漏层、第一沟道层和第二源/漏层的叠层;以及相对于衬底竖直延伸以穿过各个器件层中的叠层的栅堆叠,栅堆叠包括栅导体层和设置在栅导体层与叠层之间的存储功能层,在栅堆叠与叠层相相交之处限定存储单元。
  • 半导体存储器件-201710863071.8
  • 金成吉;崔至薰;金东谦;卢镇台;金智美;金泓奭;南泌旭;安宰永 - 三星电子株式会社
  • 2017-09-21 - 2023-05-02 - H10B43/10
  • 一种半导体存储器件可以包括:堆叠结构,包括交替地堆叠在衬底上的多个绝缘层和多个栅电极;下半导体图案,从衬底的顶部突出;竖直绝缘图案,从衬底沿竖直方向延伸并穿透堆叠结构;和竖直沟道图案,在竖直绝缘图案的内表面上并且接触下半导体图案,其中下半导体图案的上部包括具有曲面形外形的凹入区域,并且在凹入区域中,竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。
专利分类
×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top