[发明专利]存储器器件、晶体管及形成存储单元的方法在审

申请号：	202110693104.5	申请日：	2021-06-22
公开（公告）号：	CN113421885A	公开（公告）日：	2021-09-21
发明（设计）人：	贾汉中;马礼修	申请（专利权）人：	台湾积体电路制造股份有限公司
主分类号：	H01L27/1159	分类号：	H01L27/1159;H01L27/11592;H01L29/78;H01L29/51
代理公司：	南京正联知识产权代理有限公司 32243	代理人：	顾伯兴
地址：	中国台湾新竹科***	国省代码：	台湾;71
权利要求书：	查看更多	说明书：	查看更多
摘要：	一种存储器器件、一种晶体管及其制作方法，存储器器件包括铁电(FE)结构及顶部电极层，铁电结构包括介电层、设置在介电层上的铁电层及设置在铁电层上的界面金属层，其中界面金属层包含钨(W)、钼(Mo)、钌(Ru)、氮化钽(TaN)、或它们的组合以诱发铁电层具有正交晶相；顶部电极层设置在界面金属层上。
搜索关键词：	存储器器件晶体管形成存储单元方法
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摘要：提供了一种半导体装置。所述半导体装置包括：多条第一导电线，在第一方向上延伸，并且在与第一方向相交的第二方向上彼此间隔开，第一方向和第二方向是水平方向；多个竖直半导体图案，分别设置在所述多条第一导电线上；栅电极，与所述多条第一导电线交叉，并且穿透所述多个竖直半导体图案中的每个竖直半导体图案；铁电图案，在栅电极与所述多个竖直半导体图案中的每个竖直半导体图案之间；以及栅极绝缘图案，在铁电图案与所述多个竖直半导体图案中的每个竖直半导体图案之间。

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摘要：本发明涉及一种横向同质异质结存储器器件及制备方法，存储器器件包括：衬底栅层、第一介质层、第二介质层、二维半导体沟道层和欧姆电极，其中，第一介质层和第二介质层均位于衬底栅层上，且第一介质层和第二介质层相接触；二维半导体沟道层位于第一介质层和第二介质层上；欧姆电极位于二维半导体沟道层的两端。该存储器器件通过复合介质层对二维半导体沟道层进行介质调控和静电栅调控，使得同质材料中形成横向异质结，形成的横向异质结截面处于第一介质层和第二介质层的交界处，且形成的横向异质结界面只有一条线，减少了界面处的缺陷，并且由于是采用同种材料形成的异质结，所以不存在不同材料间的晶格失配问题，提高了存储器电学性能。

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摘要：一种半导体存储器件可以包括堆叠，该堆叠包括：交替堆叠在衬底上的字线和层间绝缘图案，该字线沿平行于衬底的顶面的第一方向延伸；半导体图案，与字线交叉，并且具有沿平行于衬底的顶面的第二方向延伸的长轴；数据存储图案，分别介于半导体图案与字线之间，该数据存储图案包括铁电材料；位线，沿垂直于衬底的顶面的第三方向延伸，并在第一方向上彼此间隔开，该位线中的每一条位线与在第三方向上彼此间隔开的半导体图案的第一侧面接触；以及源极线，与半导体图案的第二侧面接触。

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摘要：提供了具有三维堆叠结构的半导体器件及其制造方法。一种半导体器件包括：多个沟道结构，在基板上并布置成三维阵列；多个栅电极，在平行于基板的方向上延伸；以及多个源电极和漏电极，在垂直于基板的方向上延伸。栅电极连接到在平行于基板的方向上排列的沟道结构，源电极和漏电极连接到在垂直于基板的方向上排列的沟道结构。沟道结构包括沟道层和在沟道层上的铁电层。

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摘要：本揭露提供一种记忆体设备、半导体设备及其制造方法，包括沿着垂直方向设置的多个第一记忆体单元的记忆体设备。多个第一记忆体单元的每一者包括第一通道段的部分，此部分沿垂直方向延伸并具有第一侧壁及第二侧壁。第一通道段的第一侧壁及第二侧壁分别面向及背离第一横向方向。多个第一记忆体单元中的每一者包括第一铁电段的部分，此部分亦沿垂直方向延伸并与第一通道段的第一侧壁接触。第一铁电段沿第二横向方向的宽度不同于第一通道段沿第二横向方向的宽度。第二横向方向垂直于第一横向方向。

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摘要：本发明涉及一种基于量子效应的高性能铁电隧穿结及其制备方法。高性能铁电隧穿结及其制备方法包括衬底上由下至上设置的氧化层和沟道层；沟道层上表面设有绝缘介质层和导流层交替堆叠的垂直结构，每个导流层设有专属的接触孔，接触孔内填充电极；垂直结构设有沟槽，沟槽内由内壁至槽中心依次填充有铁电层、半导体层和电极层。本发明一方面通过三维集成技术的兼容性大幅提升器件密度，还可引入量子效应来调整半导体内部载流子分布从而大幅提升开关电流比。该方案解决了现有技术开关电流比小的性能缺陷，并拓展了铁电隧穿结存储器件的三维集成能力，可为超低功耗存算一体神经形态芯片的实现提供技术支撑。

一种基于范德华层状二维材料的力致铁电存储器-202210282421.2
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申请日： 2022-03-22 - 公布日： 2022-08-09 - 主分类号： H01L27/1159
摘要：本发明公开了一种基于范德华层状二维材料的力致铁电存储器。力致铁电存储器包括衬底以及覆盖于衬底上的α‑In2Se3纳米片。本发明还公开了上述力致铁电存储器的数据写入方法以及数据擦除方法。本发明通过外加载荷对α‑In2Se3铁电畴的翻转，设计力致铁电存储器，并通过改变施加载荷的运动方向可以实现铁电畴翻转图案的可控极化操作。由于α‑In2Se3的高应变系数、良好的力学稳定性和对机械应变的高反馈灵敏度可使得α‑In2Se3的铁电畴易发生翻转，且，力致翻转的铁电畴可通过外加电场恢复至原始极化状态，即能够实现铁电存储器的力写电擦操作。

一种非对称铁电隧穿结多值存储单元的调制方法-202010049214.3
发明人：王兴晟;余豪;王成旭;缪向水 -专利权人：华中科技大学
申请日： 2020-01-16 - 公布日： 2022-08-05 - 主分类号： H01L27/1159
摘要：本发明提供了一种非对称铁电隧穿结多值存储单元的调制方法及其对应的存储单元、存储器。该多值存储单元包括N个铁电功能层；N个铁电功能层分别具有不同的矫顽场值，以使N个铁电功能层在施加第一激励后仍呈现出不同的剩余极化差异，进而在第二激励作用下所述多值存储单元呈现2N种隧穿阻态；其中，N为大于等于2的整数，且第一激励包括改变驱动激励的大小和驱动激励的方向。本发明的非对称铁电隧穿结多值存储单元具有非易失、读取功耗低的特点；同时在一个存储单元中可以实现多种不同的存储状态，大幅度提高了存储密度以及单位存储容量。

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摘要：本发明提供了非对称铁电功能层阵列、非对称铁电隧道结多值存储单元的制备方法，非对称铁电功能层阵列由N个铁电功能层和N‑1个绝缘层交替堆叠形成，制备方法包括：提供电极层，在该电极层上表面生长N个平行于第一平面方向的铁电功能层，且相邻的铁电功能层之间通过绝缘层隔离，将该铁电功能层晶化，以使N个铁电功能层材料呈现铁电性能；N个铁电功能层的形成工艺期间的物理参数不同，以使N个铁电功能层呈现不同的矫顽场值。物理参数包括铁电功能层材料类型、铁电功能层材料掺杂方式、铁电功能层晶化条件以及铁电功能层材料的厚度。由此制备的存储单元可以实现多种不同的存储状态，从而大幅度提高存储密度以及单位存储容量。

制作半导体器件的方法-202210021126.1
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申请日： 2022-01-10 - 公布日： 2022-07-29 - 主分类号： H01L27/1159
摘要：本发明实施例公开制作半导体器件的方法。所述方法包括：在半导体器件上的第一器件区中形成晶体管器件；以及在半导体器件上的第二器件区中形成存储器器件，所述存储器器件连接到所述晶体管器件。在一些实施例中，形成存储器器件包括：形成第一位线；形成连接到第一位线的第一字线；形成连接到第一字线及第一位线的板线；形成连接到板线的第二位线；以及形成连接到第二位线及板线的第二字线。

集成芯片及其形成方法-202210020770.7
发明人：黄彦杰;陈海清;林仲德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-10 - 公布日： 2022-07-15 - 主分类号： H01L27/1159
摘要：在一些实施例中，本发明实施例有关于集成芯片，集成芯片包含设置于基底上方的栅极电极以及设置于栅极电极上方的栅极介电层。栅极介电层包含铁电材料。主动结构设置于栅极介电层上方，且主动结构包含半导体材料。源极接点和漏极接点设置于主动结构上方。覆盖结构设置于主动结构上方及源极接点与漏极接点之间，其中覆盖结构包含第一金属材料。

半导体装置、半导体晶片与制造半导体晶片的方法-202210140334.3
发明人：林孟汉;黄家恩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-02-16 - 公布日： 2022-07-08 - 主分类号： H01L27/1159
摘要：一种半导体装置、半导体晶片与制造半导体晶片的方法，半导体装置包含一源极结构，该源极结构包含主动源极部分、在垂直方向上与主动源极部分间隔开的非主动源极部分、及插入主动源极部分与非主动源极部分之间的第一介电结构。漏极结构在第一方向上与源极结构间隔开。通道层设置于源极结构及漏极结构的外表面上。记忆体层设置于通道层的外表面上，以便包覆于通道层周围。至少一栅极层与主动源极部分电连接。

一种基于铁电肖特基隧穿结的半导体结构及其制备方法-202210176047.8
发明人：刘艳;周久人;闫钦元;冯雯静;郑思颖;韩根全;郝跃 -专利权人：西安电子科技大学杭州研究院
申请日： 2022-02-24 - 公布日： 2022-07-08 - 主分类号： H01L27/1159
摘要：本发明涉及一种基于铁电肖特基隧穿结的半导体结构，包括：衬底；第一隔离层，设置在所述衬底的上表面；沟道层，所述沟道层设置在所述第一隔离层的上表面，包括本征区和掺杂区，所述掺杂区的上表面与所述沟道层的上表面齐平；第一电极层，设置在所述本征区的上表面；第二电极层，设置在所述掺杂区的上表面；铁电层，设置在所述第一电极层和所述第二电极层之间，并且覆盖所述第一电极层的部分上表面；以及第三电极层，所述第三电极层设置在所述铁电层和所述第二电极层的上表面。本发明的半导体结构利用铁电肖特基隧穿结优异的单向导电特性，并通过铁电层控制铁电肖特基隧穿结宽度来实现器件的开关及存储，使得开关控制具有良好非易失性阻抗特性和单向导电性。

半导体装置、记忆体装置及操作记忆体装置的方法-202210238491.8
发明人：刘朋骏;吴志强;吴忠纬;刘逸青;王奕 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-03-11 - 公布日： 2022-07-08 - 主分类号： H01L27/1159
摘要：一种半导体装置、记忆体装置以及操作记忆体装置的方法。半导体装置包括沿垂直方向延伸的第一导电结构及沿垂直方向延伸的第二导电结构。第二导电结构与第一导电结构沿横向方向间隔开。半导体装置进一步包括数个第三导电结构，各个第三导电结构沿横向方向延伸。第三导电结构跨越第一导电结构及第二导电结构。第一导电结构及第二导电结构各自具有沿横向方向的变动宽度。根据第一导电结构及第二导电结构的变动宽度施加各自不同的电压至第三导电结构。

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申请日： 2022-01-14 - 公布日： 2022-07-05 - 主分类号： H01L27/1159
摘要：本公开涉及半导体存储器结构及其形成方法。一种半导体存储器结构包括铁电层和形成在该铁电层之上的沟道层。该结构还包括形成在沟道层之上的源极结构和漏极结构。该结构还包括形成在源极结构和漏极结构之间的第一隔离结构。源极结构在帽盖层之上朝向漏极结构延伸。

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发明人：刘朋骏;郑雅云;刘逸青;林孟汉;黄家恩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-12 - 公布日： 2022-07-01 - 主分类号： H01L27/1159
摘要：一种半导体装置，记忆体装置及其制造方法，半导体装置包含沿垂直方向延伸的第一导电结构及沿垂直方向延伸的第二导电结构。第二导电结构沿一侧向与第一导电结构间隔开。半导体装置进一步包含多个第三导电结构，各个第三导电结构沿该侧向延伸。多个第三导电结构跨第一导电结构及第二导电结构设置。第一导电结构及第二导电结构各具有沿该侧向的变化宽度。根据第一导电结构及第二导电结构的变化宽度，多个第三导电结构具有个别不同的厚度。

半导体元件、记忆体元件及制造记忆体元件的方法-202210186134.1
发明人：刘朋骏;吴志强;吴忠纬;刘逸青;黄家恩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-02-28 - 公布日： 2022-07-01 - 主分类号： H01L27/1159
摘要：一种半导体元件、记忆体元件以及制造记忆体元件的方法，半导体元件包括沿垂直方向延伸的第一导电结构以及沿垂直方向延伸的第二导电结构。第二导电结构沿横向方向与第一导电结构分隔。半导体元件还包括多个第三导电结构，第三导电结构的每一者沿横向方向延伸。第三导电结构横跨第一导电结构与第二导电结构设置。半导体元件还包括沿垂直方向延伸的第一半导体通道。第一半导体通道设置于第三导电结构与第一导电结构之间及第三导电结构与第二导电结构之间。第一导电结构与第二导电结构各自具有沿横向方向的变化宽度，并且第一半导体通道具有沿垂直方向变化的掺杂浓度。

三维存储器器件及其制造方法-202210204677.1
发明人：杨柏峰;林孟汉;张志宇;杨世海;林佑明 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-03-02 - 公布日： 2022-06-24 - 主分类号： H01L27/1159
摘要：一种三维存储器器件的制造方法包括：图案化出延伸穿过第一导电线的第一沟槽；沿着第一沟槽的侧壁及底表面沉积存储膜；在存储膜之上沉积沟道层，所述沟道层沿着第一沟槽的侧壁及底表面延伸；在沟道层之上沉积与沟道层接触的第一介电层，以填充第一沟槽；图案化出第一开口，其中图案化出第一开口包括刻蚀第一介电层；在第一开口中沉积栅极介电层；以及在栅极介电层之上及第一开口中沉积栅极电极，所述栅极电极被栅极介电层环绕。

包括铁电层的半导体器件及其制造方法-202110823533.X
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申请日： 2021-07-21 - 公布日： 2022-06-17 - 主分类号： H01L27/1159
摘要：本公开提供了一种包括铁电层的半导体器件及其制造方法。根据实施例的半导体器件包括：衬底；位线结构和源极线结构，分别在垂直于衬底表面的方向上延伸；半导体层，其设置在平行于衬底表面的平面上在位线结构与源极线结构之间；第一铁电层，其设置在半导体层的第一表面上；以及第一栅电极层，其设置在第一铁电层上。

半导体器件及其制造方法-202111293122.0
发明人：丸山隆弘 -专利权人：瑞萨电子株式会社
申请日： 2021-11-03 - 公布日： 2022-05-13 - 主分类号： H01L27/1159
摘要：本公开涉及半导体器件及其制造方法。该半导体器件包括在栅极电极与半导体衬底之间具有铁电膜的铁电存储器。铁电膜和金属膜未形成在元件隔离区的正上方，元件隔离区形成在半导体衬底的上表面中的沟槽中，而是形成在由元件隔离区限定的有源区中的所述半导体衬底上，以防止其中有源区的铁电膜中的极化状态和元件隔离区上的铁电膜中的极化状态彼此不同的情况。

半导体结构及其制备方法-202111198977.5
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摘要：一种半导体结构，包括存储阵列、阶梯单元、导电桥接结构、字线驱动器以及导电布线。存储阵列设置在半导体结构的阵列区中并且包括字线。阶梯单元配置于被阵列区围绕的阶梯区中。阶梯单元包括从存储阵列的字线延伸的第一阶梯台阶和第二阶梯台阶。第一阶梯台阶和第二阶梯台阶彼此面对。导电桥接结构电连接第一阶梯台阶与第二阶梯台阶。字线驱动器设置于存储阵列与阶梯单元下方，其中字线驱动器的中央部分与阶梯单元的中央部分交叠。导电布线从第一阶梯台阶和第二阶梯台阶延伸到字线驱动器。

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摘要：本发明提供一种铁电存储器及其制备方法，涉及半导体技术领域，所述铁电存储器包括水平衬底，设置在所述水平衬底内的公共源极，所述水平衬底上表面至少设置两个阵列串，两个所述阵列串之间通过第一介质层隔开；所述阵列串包括垂直于所述水平衬底的柱型半导体区域，位于所述柱型半导体区域上的氧保护层和引线层，依此包裹所述柱型半导体区域的铁电薄膜层，缓冲层和与第二介质层相堆叠的控制栅电极；其中，所述引线层穿透所述氧保护层与所述柱型半导体区域的上表面接触。采用铁电薄膜存储介质替代浮栅电荷存储介质形成金属‑铁电‑绝缘‑半导体(MFIS)结构，可获得更低的工作电压，得到更高的反复擦写能力和良好的抗辐射能力。

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一种三维结构的NAND铁电存储单元及其制备方法-202011027562.7
发明人：廖敏;戴思维;郇延伟;杨棋钧;刘兆通;周益春 -专利权人：湘潭大学
申请日： 2020-09-25 - 公布日： 2022-02-08 - 主分类号： H01L27/1159
摘要：一种三维结构的NAND铁电存储单元及其制备方法，其中，铁电存储单元包括：由内至外依次设置的氧化物绝缘层、沟道层、沟道缓冲层、铁电层和栅极缓冲层和栅极；沟道层和铁电层之间设置有沟道缓冲层；和/或，铁电层和栅极之间设置有栅极缓冲层。本发明的存储单元，缓冲层具有以下作用：1.可诱导铁电薄膜结晶生成铁电相；2.可减小统一退火结晶时沟道层和铁电层不同结晶特性造成的不利影响，提高沉积薄膜的质量和均一性；3.缓冲层可以提高沟道层的界面性能，并减小漏电流，提高器件抗疲劳性能。故，缓冲层可整体提高三维结构中存储单元的存储性能和均一性，增大存储单元的存储窗口、提高存储单元的疲劳性能并提升多个晶体管存储性能的均一性。

三维结构三态内容可寻址存储器-202010782603.7
发明人：陈亮瑜 -专利权人：旺宏电子股份有限公司
申请日： 2020-08-06 - 公布日： 2022-01-25 - 主分类号： H01L27/1159
摘要：本发明揭露一种三维结构三态内容可寻址存储器，其包括一第一晶体管层、一第二晶体管层、一第三晶体管层及一第四晶体管层。第一晶体管层设置于一第一平面，沿平行于第一平面的一第一方向延伸。第二晶体管层设置于第一平面，平行于第一晶体管层，沿第一方向延伸。第三晶体管层在垂直于第一平面的一第二方向堆叠于第一晶体管层。第四晶体管层在第二方向堆叠于第二晶体管层。第一晶体管层、第二晶体管层、第三晶体管层及第四晶体管层的其中之二为三态内容可寻址存储器的一第一存储单元的一第一晶体管及一第二晶体管。第一晶体管层、第二晶体管层、第三晶体管层及第四晶体管层的其中另二为三态内容可寻址存储器的一第二存储单元的一第一晶体管及一第二晶体管。

半导体装置及半导体装置的制造方法-202110300410.8
发明人：李建泳;金昶汉;尹盛铉 -专利权人：爱思开海力士有限公司
申请日： 2021-03-22 - 公布日： 2022-01-18 - 主分类号： H01L27/1159
摘要：本申请涉及半导体装置及半导体装置的制造方法。一种半导体装置包括：层叠结构，其具有彼此交替层叠的导电层和绝缘层；沟道层，其穿过层叠结构；铁电层，其围绕沟道层的侧壁；第一电介质层，其围绕铁电层的侧壁；以及牺牲图案，其插置于第一电介质层和绝缘层之间并且包括比第一电介质层具有更高介电常数的材料。

半导体装置以及该半导体装置的制造方法-202110300855.6
发明人：李建泳;金昶汉;尹盛铉 -专利权人：爱思开海力士有限公司
申请日： 2021-03-22 - 公布日： 2022-01-18 - 主分类号： H01L27/1159
摘要：本申请涉及半导体装置以及该半导体装置的制造方法。一种半导体装置包括：层叠结构，其包括多个导电层以及分别插置在导电层之间的多个间隙；沟道层，其穿过层叠结构；铁电层，其围绕沟道层的侧壁；以及多个第一介电图案，其分别插置在铁电层和导电层之间。间隙在多个第一介电图案之间延伸。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]存储器器件、晶体管及形成存储单元的方法在审

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