[发明专利]3D存储器有效

申请号：	201710749887.8	申请日：	2017-08-28
公开（公告）号：	CN107658307B	公开（公告）日：	2020-02-25
发明（设计）人：	吕震宇;李勇娜;宋立东;刘丹	申请（专利权）人：	长江存储科技有限责任公司
主分类号：	H01L27/11526	分类号：	H01L27/11526;H01L27/11551
代理公司：	北京辰权知识产权代理有限公司 11619	代理人：	刘广达
地址：	430074 湖北省武汉市洪山区东***	国省代码：	湖北;42
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摘要：	本发明公开了一种3D存储器结构，该3D存储器结构包括多个分区，每个分区包括外围器件层、触点连接层、阵列器件层，外围器件层、触点连接层与阵列器件层顺序叠层设置。本发明创建了合适的字线和位线的触点解决方案，通过合理布局单元下层外围电路组件的位置，使芯片的集成度得到提高，在CMOS芯片位置布局上得到了改进，降低了单个芯片的大小。
搜索关键词：	存储器
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【主权项】：

一种3D存储器，该3D存储器包括多个分区，每个分区包括外围器件层、触点连接层、阵列器件层，其特征在于，触点连接层位于外围器件层和阵列器件层之间，与外围器件层和阵列器件层叠层设置，并电性连接所述围器件层和阵列器件层。

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摘要：本申请涉及半导体装置和半导体装置的制造方法。一种制造半导体装置的方法包括以下步骤：形成具有彼此交替地层叠的第一材料层和第二材料层的层叠结构；形成穿过层叠结构的第一开口；在第一材料层之间形成第二开口；在第二开口中形成第一牺牲层；通过氧化第一牺牲层来形成突出到第一开口中的第一隔离层；在第一隔离层的突出部分之间在第一材料层上形成模制图案；通过蚀刻模制图案之间暴露的第一隔离层的部分来形成第三开口；在第三开口中形成第二牺牲层；以及通过氧化第二牺牲层来形成朝着第一开口的中央比模制图案突出更远的第二隔离层。

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摘要：本公开涉及一种具有平行沟槽型电容器的三维存储器装置。提供了一种3D存储器装置。该3D存储器装置可以包括基板上的逻辑器件层和层叠在逻辑器件层上的存储器件层。逻辑器件层可以包括设置在基板上的逻辑器件。存储器件层可以包括设置在延伸区域中的字线层叠体、设置在字线层叠体中的阶梯图案、外围区域中的介电层层叠体以及嵌入在介电层层叠体中的电容器。

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摘要：本发明公开一种单多晶EEPROM开关单元结构，属于微电子器件领域，包括p型Si衬底、浅槽隔离STI、栅氧化层、多晶层和衬垫。p型Si衬底上形成有高压p阱和n阱；若干个浅槽隔离STI将p型Si衬底的表面分成三部分区域：开关管区域、编程管区域和控制栅区域；编程管区域的表面通过n型离子掺杂形成有隧穿注入层；栅氧化层位于p型Si衬底的表面；多晶层淀积于栅氧化层的表面，多晶层覆盖开关管区域、编程管区域、控制栅区域以及浅槽隔离STI；衬垫位于多晶层的两侧，通过衬垫进行栅自对准工艺在p型Si衬底上形成有N+离子注入层和P+离子注入层。本发明可实现重复且精确的修调功能；具有修调灵活、修调成品率高、工艺成本低且易实现工艺移植等突出优点。

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摘要：本发明提供一种非易失性闪存存储器及其擦除方法，所述非易失性闪存存储器包括高压器件，所述高压器件包括形成于外围区的衬底中的第一掺杂区、被所述第一掺杂区包围的第一隔离结构、第二掺杂区和被所述第二掺杂区包围的第二隔离结构，所述第一掺杂区和所述第一隔离结构相结合，以及所述第二掺杂区与所述第二隔离结构相结合，均可起到阻挡电压的作用，由此可承受较高的电压，从而提高所述高压器件的击穿电压。由此在对非易失性闪存存储器进行擦除时，可提高施加在未被选择的扇区的字线结构上的电压，从而可降低施加在源线结构上的电压与施加所述字线结构上的电压之间的压差，进而可避免未被选择的扇区出现被动擦除的问题。

集成电路器件-202110905552.7
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申请日： 2021-08-06 - 公布日： 2022-02-22 - 主分类号： H01L27/11526
摘要：一种集成电路器件，包括：衬底；外围电路结构，其设置在衬底上，该外围电路结构包括外围电路和连接到外围电路的下布线；导电板，其覆盖外围电路结构的一部分；单元阵列结构，其设置在外围电路结构上并且导电板介于其间，该单元阵列结构包括存储单元阵列和围绕该存储单元阵列的绝缘层；通孔，其在垂直于衬底顶面的方向上穿过绝缘层以连接到下布线；以及蚀刻引导构件，其设置在与导电板相同水平的绝缘层中，以与通孔的一部分接触。

半导体结构及其制造方法与闪存-202010797928.2
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申请日： 2020-08-10 - 公布日： 2022-02-22 - 主分类号： H01L27/11526
摘要：本发明提供一种半导体结构及其制造方法与闪存。所述半导体结构包括衬底、多个第一隔离结构、栅极结构以及氧化物层。第一隔离结构在衬底的周边区中将衬底界定出第一有源区。氧化物层设置于第一有源区中的衬底上，且被第一隔离结构覆盖。氧化物层与第一隔离结构界定出暴露衬底的开口。栅极结构设置于第一有源区中的衬底上，且包括设置于开口中的衬底上的栅介电层以及设置于栅介电层上的栅极。氧化物层位于栅介电层的周围。栅极的底表面的宽度小于第一有源区的顶表面的宽度。

用于形成集成电路的方法和集成电路-201910052609.6
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申请日： 2019-01-21 - 公布日： 2022-02-22 - 主分类号： H01L27/11526
摘要：本申请的各个实施方式涉及形成集成电路的方法，以及相关的集成电路。在一些实施方式中，在多个逻辑子区域上形成栅极介电前趋物层的堆叠，且之后将栅极介电前趋物层的堆叠从至少二个逻辑子区域选择性地移除。然后，形成栅极介电前趋物层，且随后执行电浆处理制程和退火制程。然后将栅极介电前趋物层从低电压逻辑子区域选择性地移除，而不是从高电压逻辑子区域移除。经由在执行电浆处理制程和退火制程之前，将栅极介电前趋物层的堆叠从低电压逻辑子区域移除，较少的栅极介电前趋物材料被处理、退火、和从低电压逻辑子区域移除。因此，减少了所产生的残留物，并且也减少或消除由残留物引入的缺陷。

一种Flash开关单元结构及其制备方法-202111294868.3
发明人：宋思德;刘国柱;陈浩然;郑若成;张海良;贺琪 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2021-11-03 - 公布日： 2022-02-08 - 主分类号： H01L27/11526
摘要：本发明公开一种Flash开关单元结构的制备方法，属于微电子器件领域。在同一衬底上制备编程管T1、信号传输管T2和擦除管T3。编程管T1用来进行单元的编程操作、擦除管T3用来进行单元的擦除操作、信号传输管T2与外围逻辑电路相连负责信号的传输。由于编程和擦除时电子隧穿的路径不一样，极大的提升了隧道氧化层的寿命，改善了Flash开关单元的耐久性和电荷保持寿命，有望用作高可靠的配置单元应用于Flash型FPGA中去。

一种闪存器件的制造方法-202111058811.3
发明人：吴露平;张亮;曹坚 -专利权人：上海华力集成电路制造有限公司
申请日： 2021-09-08 - 公布日： 2022-01-18 - 主分类号： H01L27/11526
摘要：本发明提供一种闪存器件的制造方法，包括：提供一衬底，所述衬底上形成有氧化硅层和多晶硅层，所述氧化硅层两侧形成有字线，所述字线的上表面低于所述多晶硅层的下表面；涂覆阻挡层；回刻部分厚度的所述阻挡层；涂覆抗反射层和光刻胶层；对该光刻胶层进行曝光、显影；刻蚀所述多晶硅层以得到擦除栅；以及去除多余的所述光刻胶层、所述抗反射层和所述阻挡层。本发明采用阻挡层和光刻胶层的双重涂覆工艺，利用所述阻挡层在刻蚀去除多余的多晶硅层以得到所述擦除栅的过程中保护所述字线，避免所述氧化硅层两侧的字线被误刻蚀的情况，从而保证了字线的正常工作。

存储器的形成方法以及三维存储器-202111210890.5
发明人：赵祥辉;曾最新;单静静;豆海清;高毅 -专利权人：长江存储科技有限责任公司
申请日： 2021-10-18 - 公布日： 2022-01-18 - 主分类号： H01L27/11526
摘要：本申请提供了一种存储器的形成方法以及三维存储器，该存储器的形成方法包括：提供基底，基底包括衬底和层叠结构，层叠结构位于衬底的裸露表面上，层叠结构包括交替设置的牺牲层和绝缘介质层；在层叠结构的裸露表面上形成图形化掩膜层，图形化掩膜层包括狭缝区和至少位于狭缝区一侧的边缘区，狭缝区包括贯穿至层叠结构表面的多个沟道，边缘区包括第一凹槽和/或孔洞；以图形化掩膜层为掩膜，刻蚀层叠结构，形成多个栅极线狭缝；去除图形化掩膜层。该存储器的形成方法较好地缓解了边缘处的栅极线狭缝的刻蚀停止以及倾斜等问题，保证了plane边缘处的栅极线狭缝的刻蚀效果较好，进而保证了器件的整体性能较好。

半导体结构与用以制造其的方法-202010749080.6
发明人：廖廷丰;陈晟弘;刘光文 -专利权人：旺宏电子股份有限公司
申请日： 2020-07-30 - 公布日： 2022-01-18 - 主分类号： H01L27/11526
摘要：本发明提供一种半导体结构与用以制造其的方法。半导体结构包含源极线结构。源极线结构包含形成于沟道中的复合材料。复合材料包含氧化物部与金属部。

半导体存储装置-201710664482.4
发明人：加藤竜也;村越笃;荒井史隆 -专利权人：东芝存储器株式会社
申请日： 2017-08-04 - 公布日： 2021-12-03 - 主分类号： H01L27/11526
摘要：本发明的实施方式提供一种高集成度的半导体存储装置。实施方式的半导体存储装置具备：第1电极膜及第2电极膜，沿着第1方向及第2方向扩展；第1绝缘板，沿着第2方向上相互隔开的两列而配置，在各列中沿着第1方向间断地配置；第2绝缘板，设置于两列间，沿着n列而配置，在各列中沿着第1方向间断地配置；第3绝缘板，设置于两列中的一列与由第2绝缘板组成的列之间，沿着第1方向间断地配置；第1绝缘部件，设置于第1绝缘板与第3绝缘板之间；以及第2绝缘部件，设置于第2绝缘板与第3绝缘板之间。第1电极膜在两列间被分割为两个部分。第2电极膜在两列间被分割为{(n+1)×2}个部分。

存储器及其制备方法-202110255006.3
发明人：姚兰 -专利权人：长江存储科技有限责任公司
申请日： 2021-03-09 - 公布日： 2021-10-08 - 主分类号： H01L27/11526
摘要：公开了一种制备三维存储器的方法和一种三维存储器。所公开的制备三维存储器的方法包括：在半导体结构的一侧表面形成第一叠层结构，并在第一叠层结构中形成贯穿第一叠层结构的接触孔；在接触孔中设置第一填充物以形成接触块；在第一叠层结构的远离半导体结构的一侧表面形成第二叠层结构，并在第二叠层结构中形成贯穿第二叠层结构连接开口；以及在连接开口中设置第二填充物以形成连接层。其中，接触块的邻近半导体结构的一侧表面与半导体结构直接接触，并且接触块的远离半导体结构的一侧表面完全暴露在连接开口中并与设置在连接开口中的连接层直接接触。其中，接触块和连接层被形成为具有在远离半导体结构的方向上尺寸逐渐减小的剖面形状。

一种闪存及其制备方法-201910919833.0
发明人：刘宪周 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-09-26 - 公布日： 2021-09-17 - 主分类号： H01L27/11526
摘要：本发明提供了一种闪存及其制造方法，所述闪存的制造方法包括以下步骤：提供一半导体衬底，半导体衬底包括相邻的单元区和高电阻多晶硅区，在单元区和高电阻多晶硅区的半导体衬底上均形成有字线结构；对字线结构进行P型离子注入；形成图形化的掩模层，掩模层覆盖了高电阻多晶硅区，并暴露出单元区的字线结构；以图形化的掩模层为掩模，对单元区的字线结构进行N型离子注入，并清除掩模层，以形成闪存。本发明通过在高电阻多晶硅区形成字线结构，使得无需增加掩模板的情况下，可以利用现有的掩模板制备的电阻多晶硅，其降低了生产成本；还通过上述步骤在高电阻多晶硅区形成了表面电阻高，温度系数低的字线结构。

存储器外围电路的阈值调整层的形成方法和外围电路结构-201810353239.5
发明人：许文山;田武 -专利权人：长江存储科技有限责任公司
申请日： 2018-04-19 - 公布日： 2021-08-27 - 主分类号： H01L27/11526
摘要：本发明涉及一种存储器外围电路的阈值调整层的形成方法和外围电路结构，所述阈值调整层的形成方法包括：提供衬底，所述衬底包括外围电路的高压区域；在所述衬底表面形成图形化掩膜层，所述图形化掩膜层至少暴露部分所述高压区域；以所述图形化掩膜层为掩膜，对所述高压区域进行阈值调整注入，在所述高压区域内形成阈值调整层和/或在所述高压区域表面形成高压器件的栅介质层。仅在所述高压区域形成阈值调整层，避免对其他区域器件性能造成影响。

半导体装置-202110180621.2
发明人：孙奫豪;金锡来;朴世真;申胜仲;李惠媛 -专利权人：三星电子株式会社
申请日： 2021-02-09 - 公布日： 2021-08-17 - 主分类号： H01L27/11526
摘要：提供了一种半导体装置。该半导体装置包括用于存储数据的存储器单元电容器。存储器单元电容器包括：多个底部电极，其位于衬底上，并且在相对于衬底的顶表面的竖直方向上延伸，多个底部电极在与衬底的顶表面平行的第一方向上彼此间隔开；上支撑图案，其位于多个底部电极的上侧表面上；以及下支撑图案，其位于多个底部电极的下侧表面上。下支撑图案设置在衬底与上支撑图案之间，多个底部电极中的第一底部电极包括与下支撑图案的底表面邻近的第一凹部。

具有源极选择栅切口结构的三维存储器件及其形成方法-202080004452.0
发明人：张中 -专利权人：长江存储科技有限责任公司
申请日： 2020-12-25 - 公布日： 2021-05-14 - 主分类号： H01L27/11526
摘要：3D存储器件包括包含存储块的存储堆叠层。该存储块在第一横向方向上包括第一存储阵列结构、阶梯结构、第二存储阵列结构，并且在第二横向方向上包括多个串。阶梯结构包括阶梯区域和与阶梯区域相邻的桥结构。3D存储器件还包括SSG切口结构。SSG切口结构包括在第一串和第二串之间的第一部分，并且在第一横向方向上在桥结构中延伸。阶梯区域包括通过桥结构电连接到第一串中的第一存储单元的第一阶梯和通过桥结构电连接到第一存储阵列结构中的第二串中的第二存储单元的第二阶梯。

半导体器件-202011316312.5
发明人：李银* -专利权人：武汉新芯集成电路制造有限公司
申请日： 2020-11-13 - 公布日： 2021-02-26 - 主分类号： H01L27/11526
摘要：本发明公开了一种半导体器件。所述半导体器件包括：存储阵列结构，包括多个存储串、多个局部位线和多个全局位线；以及，位于所述存储阵列结构上的外围结构，包括多个局部位线选择模块和至少一个全局位线选择模块；其中，每个局部位线与至少一个存储串对应连接，每个局部位线选择模块的输出端通过第一通孔与多个局部位线对应连接，每个局部位线选择模块的输入端通过第二通孔与一个全局位线对应连接，每个全局位线选择模块的输出端通过第三通孔与多个全局位线对应连接。本发明能够简化全局位线的布线路径，降低全局位线的负载。

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申请日： 2020-10-28 - 公布日： 2021-01-29 - 主分类号： H01L27/11526
摘要：一种外围电路和三维存储器，外围电路包括多个半导体器件、至少一个第一贯穿硅触点和第一底部隔离，至少一个第一贯穿硅触点设于相邻的两个半导体器件之间，并且第一贯穿硅触点与相邻的半导体器件之间设有间隔区，第一底部隔离设于间隔区内；第一底部隔离包括绝缘体和金属隔离件，金属隔离件嵌入绝缘体，并且金属隔离件接地。通过在半导体器件和第一贯穿硅触点之间的间隔区设置第一底部隔离，第一底部隔离具有绝缘体，并在绝缘体内嵌入具有较好隔离效果的金属隔离件，从而降低第一贯穿硅触点与半导体器件的耦合效应，有效减小耦合效应导致的半导体器件的电压波动幅度。

半导体器件及其制造方法-201710566906.3
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申请日： 2017-07-12 - 公布日： 2020-11-13 - 主分类号： H01L27/11526
摘要：一种半导体器件包括非易失性存储器和逻辑电路。所述非易失性存储器包括堆叠结构，该堆叠结构包括自衬底顺序堆叠的第一绝缘层、浮置栅极、第二绝缘层、控制栅极和第三绝缘层；擦除栅极线；以及字线。所述逻辑电路包括场效应晶体管，该场效应晶体管包括栅电极。所述字线包括突起，并且所述突起自所述衬底的高度高于所述擦除栅极线自所述衬底的高度。所述字线和所述栅电极由多晶硅形成。本发明还提供了半导体器件的制造方法。

存储器件-201710770958.2
发明人：尹状根;金善煐;赵厚成 -专利权人：三星电子株式会社
申请日： 2017-08-31 - 公布日： 2020-08-11 - 主分类号： H01L27/11526
摘要：存储器件包括：一对公共源极线，彼此间隔开地设置在衬底上，并沿第一方向延伸；多个接地选择线，设置在所述一对公共源极线之间，沿所述第一方向延伸并且设置在相同的层面上；多个字线，设置在所述一对公共源极线之间所述多个接地选择线上，沿所述第一方向延伸并且设置在相同的层面上，所述多个字线的至少一部分通过连接电极进行连接；和多个第一分离绝缘图案，设置在所述多个接地选择线的部分的各个接地选择线之间，并且沿第一方向延伸。所述多个字线的至少一部分通过连接电极进行连接。

3D存储器-201710749887.8
发明人：吕震宇;李勇娜;宋立东;刘丹 -专利权人：长江存储科技有限责任公司
申请日： 2017-08-28 - 公布日： 2020-02-25 - 主分类号： H01L27/11526
摘要：本发明公开了一种3D存储器结构，该3D存储器结构包括多个分区，每个分区包括外围器件层、触点连接层、阵列器件层，外围器件层、触点连接层与阵列器件层顺序叠层设置。本发明创建了合适的字线和位线的触点解决方案，通过合理布局单元下层外围电路组件的位置，使芯片的集成度得到提高，在CMOS芯片位置布局上得到了改进，降低了单个芯片的大小。

包括电容元件的集成电路和制造方法-201910361989.1
发明人： A·马扎基 -专利权人：意法半导体(鲁塞)公司
申请日： 2019-04-30 - 公布日： 2019-11-12 - 主分类号： H01L27/11526
摘要：本申请的各实施例涉及包括电容元件的集成电路和制造方法。集成电路的电容元件包括第一电极和第二电极。第一电极由位于掺杂有第一导电类型的半导体阱上方的第一导电层形成。第二电极由位于半导体阱的第一导电层上方的第二导电层形成。第二电极还由半导体阱内的表面区域形成，该表面区域高度掺杂有与第一导电类型相反的第二导电类型，其中表面区域位于第一导电层下方。电极间电介质区域将第一电极和第二电极电分离。

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申请日： 2018-08-06 - 公布日： 2019-09-27 - 主分类号： H01L27/11526
摘要：实施方式提供一种能够在配线上恰当且容易地形成插塞的半导体装置及其制造方法。根据一实施方式，半导体装置具备第1配线，该第1配线包含沿着第1方向延伸的第1直线部、及相对于第1直线部弯曲的第1弯曲部。装置还具备第2配线，该第2配线包含：第2直线部，沿着第1方向延伸，且在与第1方向垂直的第2方向上与第1直线部相邻；及第2弯曲部，相对于第2直线部弯曲。装置还具备第1插塞，该第1插塞设置在第1弯曲部上，或设置在第1直线部中的不与第2直线部在第2方向对向的第1非对向部分上。装置还具备第2插塞，该第2插塞设置在第2弯曲部上，或设置在第2直线部中的不与第1直线部在第2方向对向的第2非对向部分上。

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发明人：仇圣棻 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2015-09-24 - 公布日： 2019-09-27 - 主分类号： H01L27/11526
摘要：本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供基底，所述基底包括周围区和核心区，其中在所述周围区和所述核心区上均形成有包括浮栅、隔离层、控制栅的若干栅极叠层；步骤S2：在所述栅极叠层的侧壁和顶部上形成缓冲层；步骤S3：在所述周围区的所述栅极叠层的侧壁上形成间隙壁；步骤S4：回蚀刻所述间隙壁，以去除所述间隙壁步骤S5：蚀刻去除所述栅极叠层的顶部和侧壁上部的所述缓冲层；步骤S6：沉积金属材料层，以形成自对准硅化物层；步骤S7：沉积介电材料层，以在所述核心区的所述栅极叠层之间形成均一的空气间隙。

三维半导体装置-201910057460.0
发明人：郑恩宅;李星勳 -专利权人：三星电子株式会社
申请日： 2019-01-22 - 公布日： 2019-08-06 - 主分类号： H01L27/11526
摘要：提供了一种三维半导体装置，所述三维半导体装置包括：外围电路结构，设置在第一基底与第二基底之间并且包括多个外围互连件；栅极堆叠结构，设置在第二基底上并且包括在垂直于第二基底的上表面的方向上堆叠且彼此分隔开的多个栅电极，其中，所述多个栅电极包括下栅电极、设置在下栅电极上的多个中间栅电极以及设置在所述多个中间栅电极上的上栅电极；第一通过区，穿过第二基底并且设置在栅极堆叠结构下方；第二通过区，穿过第二基底和栅极堆叠结构；以及第一外围连接插塞，穿过第一通过区并且使下栅电极电连接到外围互连件的第一外围互连件。

半导体装置及改善字元线电阻与减少硅化物桥接的方法-201410431357.5
发明人：陈冠智;林正伟;刘光文 -专利权人：旺宏电子股份有限公司
申请日： 2014-08-28 - 公布日： 2019-07-30 - 主分类号： H01L27/11526
摘要：本发明是有关于一种半导体装置及改善字元线电阻与减少硅化物桥接的方法。该方法在将硅化物区域的形成加入至一半导体中时，通过在形成硅化物区域的步骤之前，先暴露出半导体的主动区域的一部份，可使具有一硅化物层的一半导体的字元线电阻改善，并且减少硅化物桥接的形成。

三维存储器的制备方法、三维存储器、电子设备-201910240951.9
发明人：赵婷婷;鲍琨;夏志良;宋豪杰;吴建中;刘磊;张含玉 -专利权人：长江存储科技有限责任公司
申请日： 2019-03-26 - 公布日： 2019-07-23 - 主分类号： H01L27/11526
摘要：本发明提供了三维存储器的制备方法，包括：提供半导体器件，半导体器件包括衬底、台阶结构、以及平坦层，台阶结构设于衬底上，台阶结构包括台阶部和存储部，平坦层覆盖衬底和台阶结构。在平坦层表面形成层间介质层。形成贯穿层间介质层及平坦层的多个接触孔和多个通孔，接触孔对应衬底和/或台阶部，通孔对应存储部。提供导电材料，在接触孔内形成接触件、且在通孔内形成连接件。本发明将接触件和连接件的制备工艺整合在一起，因此，本发明提供的制备方法极大地减少了制备接触件和连接件的时间与成本，也极大地减少了制备三维存储器的时间，降低了三维存储器的生产成本。本发明还提供了三维存储器及电子设备。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]3D存储器有效

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