[发明专利]具有可中断指令序列的存储器及其操作方法有效
| 申请号： | 201710418347.1 | 申请日： | 2017-06-06 |
| 公开（公告）号： | CN107480081B | 公开（公告）日： | 2020-05-12 |
| 发明（设计）人： | 陈耕晖;张坤龙;罗思觉;廖惇雨 | 申请（专利权）人： | 旺宏电子股份有限公司 |
| 主分类号： | G06F13/34 | 分类号： | G06F13/34 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 任岩 |
| 地址： | 中国台湾新竹*** | 国省代码： | 台湾;71 |
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| 摘要： | 一种存储器元件包括指令逻辑允许指令以指令通信协议中断识别写入操作的第一指令序列，然后直接进行接收和译码识别读取操作的第二指令序列，而不会发生与完成第一指令序列相关联的延迟。此外，指令逻辑被配置来响应发出于第二指令序列之后的第三指令序列。第三指令序列的嵌入操作和完成被中断的第一指令序列相关联，且能够执行由第一指令序列所识别的嵌入式操作。 | ||
| 搜索关键词： | 具有 中断 指令 序列 存储器 及其 操作方法 | ||
【主权项】：
一种存储器元件，包括：一存储器；一总线接口；一控制电路，用来存取该存储器，并执行该存储器的多个读取操作和多个写入操作；以及一指令逻辑，配置来对由该总线接口所接收的多个指令序列进行译码，并启动该控制电路执行所述指令序列所标识的多个操作；其中每一所述指令序列包括多个对应操作码以及一地址和一数据中的一者或二者；在接收到一第一指令序列时，该指令逻辑响应一第一控制信号而中断该第一指令序列；该指令逻辑响应发出于该第一控制信号之后的一第二控制信号，而接收一第二指令序列，并对该第二指令序列进行译码，且启动一控制电路来执行该第二指令序列所识别的多个操作；该指令逻辑在完成该第二指令序列之后，响应一第三控制信号而接收一第三指令序列，并对该第三指令序列进行译码，其中该第三指令序列包括用以完成被中断的该第一指令序列的一操作码和一数据，并且启动该控制电路，以执行该第一指令序列所识别的所述操作。
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