“罗思觉”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果35个，建议您升级VIP下载更多相关专利

[发明专利]数据序列化器、使用其的锁存数据装置及其控制方法-CN202210117628.4在审
发明人： 罗思觉;张逸凡 -专利权人：旺宏电子股份有限公司
申请日： 2022-02-08 - 公布日： 2023-07-21 - 主分类号： G11C7/10 文献下载
摘要：本公开提供了一种数据序列化器、使用其的锁存数据装置及其控制方法。数据序列化器包括至少一数据缓冲器及一去偏斜缓冲器。数据缓冲器至少接收一输入数据及一控制信号。当控制信号位于一预定电平，则数据缓冲器形成一输出信号及一互补输出信号。互补输出信号相反于输出信号。去偏斜缓冲器用以接收互补输出信号，以加速或减慢输出信号的形成。
数据序列使用装置及其控制方法

[发明专利]用于执行错误侦测协议的存储器装置及方法-CN201910658472.9有效
发明人：张坤龙;陈耕晖;罗思觉;郑家丰 -专利权人：旺宏电子股份有限公司
申请日： 2015-10-22 - 公布日： 2023-07-21 - 主分类号： G06F11/10 文献下载
摘要：本发明公开了一种用于执行错误侦测协议的存储器装置及方法。该存储器装置包含：一存储器阵列；一第一输入端，用以接收对应于一命令周期期间的一控制讯号；一第二输入端，用以在该命令周期期间接收一访问控制讯号，并用以在该命令周期期间接收一错误侦测讯号，其中该错误侦测讯号包含对应于该访问控制讯号的信息；一错误码产生器电路，用以产生对应于一控制器要求的一读取数据信息的该错误侦测讯号；一输出端，用以提供该错误侦测讯号到该控制器；以及一控制逻辑，用以通过比较该访问控制讯号与该错误侦测讯号验证该访问控制讯号的正确性，且当该访问控制讯号的正确性被验证后，在该命令周期期间在该存储器阵列上执行一操作。
用于执行错误侦测协议存储器装置方法

[发明专利]半导体装置及接合衬垫配置-CN202210053251.0在审
发明人： 罗思觉;林建旭;张逸凡 -专利权人：旺宏电子股份有限公司
申请日： 2022-01-18 - 公布日： 2023-04-07 - 主分类号： H01L23/538 文献下载
摘要：本发明提供了一种半导体装置以及接合衬垫配置。半导体装置具有：第一层，包含导电材料；接合线，耦接至第一层的上部表面；以及第二层，包含在第一层下方的导电材料。一或多个互连线将第二层耦接至第一层。在一实例中，第二层具有多个非连续区段，多个非连续区段包含(i)耦接至一或多个互连线的连接区段及(ii)至少部分由连接区段包围的一或多个浮动区段，其中一或多个浮动区段为电浮动的且与连接区段隔离。半导体装置也包含在第二层下方的基底上的衬垫下电路，衬垫下电路经由第一层将信号传输至半导体装置外部的一或多个组件。
半导体装置接合衬垫配置

[发明专利]三维存储器装置-CN202111148805.7在审
发明人：林永丰;罗思觉;叶腾豪;吕函庭 -专利权人：旺宏电子股份有限公司
申请日： 2021-09-29 - 公布日： 2023-03-21 - 主分类号： G11C16/04 文献下载
摘要：本公开提供一种三维存储器装置，如三维与门快闪存储器装置。三维存储器装置包括多个存储单元阵列、多个位线开关以及多个源极线开关。存储单元阵列具有多个存储单元行分别耦接至多条源极线以及多条位线。位线开关、源极线开关分别由多个第一晶体管、第二晶体管所构成。第一晶体管耦接至一共同位线以及位线。第二晶体管耦接至共同源极线以及源极线。其中，第一晶体管为P型晶体管或具有三阱区基底的N型晶体管，第二晶体管为P型晶体管或具有三阱区基底的N型晶体管。
三维存储器装置

[发明专利]存储器装置及其操作方法-CN202110596822.0在审
发明人：林永丰;罗思觉;叶腾豪;吕函庭 -专利权人：旺宏电子股份有限公司
申请日： 2021-05-28 - 公布日： 2022-11-22 - 主分类号： G11C8/10 文献下载
摘要：本公开提供了一种存储器装置与其操作方法。存储器装置包括：一存储器阵列；一译码电路，耦接至该存储器阵列，该译码电路包括多个第一晶体管、多个第二晶体管，与多个反相器，所述多个第一晶体管与所述多个第二晶体管为成对；以及一控制器，耦接至该译码电路，其中，成对的所述多个第一晶体管与所述多个第二晶体管的每对所述第一晶体管与所述第二晶体管分别耦接至所述多个反相器之一，以及分别耦接至多条区域位线之一或多条区域源极线之一；所述多个第一晶体管耦接至一整体位线；以及所述多个第二晶体管耦接至一整体源极线。
存储器装置及其操作方法

[发明专利]存储器电路-CN201910761567.3有效
发明人： 罗思觉;陈耕晖;张坤龙;谢明志 -专利权人：旺宏电子股份有限公司
申请日： 2019-08-16 - 公布日： 2022-08-02 - 主分类号： G11C7/10 文献下载
摘要：本发明公开了一种存储器电路，存储器电路的数据接收级电路接收串列输入信号及芯片使能信号。存储器电路的数据写入电路依据串列输入信号以产生命令信号以及数据信号的至少其中之一。存储器电路的电源电路产生操作电压，以提供存储单元阵列执行数据存取动作。存储器电路的数据输出级电路输出读出数据。存储器电路的控制器依据芯片使能信号的变化，以执行存储器电路的操作状态的切换动作。控制器并依据操作状态，以决定数据接收级电路、数据写入电路、电源电路以及数据输出级电路的禁用或使能状态。本发明提供的存储器电路，可以在高速信号下操作，并具有低耗能、低失真、低杂波信号等性能。
存储器电路

[发明专利]集成电路装置、整合系统以及测试接合垫的方法-CN202010906680.9在审
发明人：洪俊雄;罗思觉 -专利权人：旺宏电子股份有限公司
申请日： 2020-09-01 - 公布日： 2021-11-23 - 主分类号： H01L23/544 文献下载
摘要：本发明公开了一种集成电路装置、整合系统以及测试集成电路装置上的接合垫的方法。其中，该集成电路装置包含集成电路、多个第一类型接合垫以及多个第二类型接合垫。多个第一类型接合垫中的每一者电连接至集成电路且被配置为电连接至对应外部集成电路装置。多个第二类型接合垫中的每一者被配置为不与对应外部集成电路装置电连接。多个第一类型接合垫中的每一者被配置为电连接至多个第二类型接合垫中的对应一者。多个第一类型接合垫的数目可大于多个第二类型接合垫的数目。多个第二类型接合垫中的每一者可比多个第一类型接合垫中的每一者具有用于探测的更大的垫面积。
集成电路装置整合系统以及测试接合方法

[发明专利]存储器装置及其多地址读取操作的执行方法-CN202110175008.1在审
发明人：张坤龙;罗思觉;林永丰 -专利权人：旺宏电子股份有限公司
申请日： 2021-02-09 - 公布日： 2021-09-07 - 主分类号： G06F3/06 文献下载
摘要：本发明公开了一种支持多地址读取操作的存储器装置，所述存储器装置改良双向串联端口上的吞吐量。存储器装置包括存储器阵列以及具有输入模式及输出模式的输入与输出端口。输入与输出端口具有在输入模式及输出模式两者中交替使用的至少一个信号线。控制器包括配置为响应于在输入模式中在输入与输出端口上接收读取命令而执行多地址读取操作的逻辑，多地址读取操作包括在切换至输出模式之前在输入模式中使用至少一个信号线来接收第一地址及第二地址，以及切换至输出模式与使用至少一个信号线来输出通过第一地址识别的数据。
存储器装置及其地址读取操作执行方法

[发明专利]存储器装置及其操作方法-CN201711468894.7有效
发明人：张坤龙;陈耕晖;罗思觉;廖惇雨 -专利权人：旺宏电子股份有限公司
申请日： 2017-12-28 - 公布日： 2021-08-13 - 主分类号： G06F13/16 文献下载
摘要：本发明公开了一种存储器装置及其操作方法。存储器装置包括一存储器阵列及一逻辑电路。逻辑电路耦接至存储器阵列，并用以响应来自一控制器的一操作指令，执行一对应操作。当一中断事件发生于对应操作期间，逻辑电路记录一存储器状态，且逻辑电路还用以响应来自控制器的一状态读取指令，输出存储器状态至控制器。
存储器装置及其操作方法

[发明专利]存储器装置的边读边写访问方法-CN201810251840.3有效
发明人：张坤龙;陈耕晖;罗思觉;杨尚辑 -专利权人：旺宏电子股份有限公司
申请日： 2018-03-26 - 公布日： 2021-08-06 - 主分类号： G06F3/06 文献下载
摘要：一种存储器装置包括：一存储器，具有一第一存储库的一第一页与一第二存储库的一第二页；以及一地址译码器，用以将多个指令地址映射至多个实体地址。该存储器装置还包括一电路，用以维持一状态以指示一最近写入页，译码包括指令地址的多个指令序，以及实施一操作，该操作包括：(i)响应于接收一第一指令序，该第一指令序包括一读取指令地址，该读取指令地址用以读取数据，根据该状态，使得该地址译码器将该读取指令地址映射至该第一页与该第二页的其中一页；以及(ii)响应于接收一第二指令序，该第二指令序包括一写入指令地址，该写入指令地址用以写入数据，根据该状态，使得该地址译码器将该写入指令地址映射至该第一页与该第二页的其中另一页。
存储器装置边读边写访问方法

[发明专利]存储控制方法、存储装置-CN201611232957.4有效
发明人：洪俊雄;张坤龙;陈耕晖;罗思觉;廖惇雨 -专利权人：旺宏电子股份有限公司
申请日： 2016-12-28 - 公布日： 2021-07-30 - 主分类号： G06F11/10 文献下载
摘要：一种存储控制方法，适用于一存储装置，包括：依据一非挥发性控制参数以及一挥发性控制参数产生一错误更正码(Error Correcting Codes，ECC)控制参数，其中该非挥发性控制参数储存于该存储装置中的一非挥发性存储区域，该挥发性控制参数储存于该存储装置中的一挥发性存储区域；依据该ECC控制参数控制一ECC功能，使得存取自一存储单元阵列的一储存位置的数据经过或不经过ECC功能处理。
存储控制方法装置

[发明专利]具有可中断指令序列的存储器及其操作方法-CN201710418347.1有效
发明人：陈耕晖;张坤龙;罗思觉;廖惇雨 -专利权人：旺宏电子股份有限公司
申请日： 2017-06-06 - 公布日： 2020-05-12 - 主分类号： G06F13/34 文献下载
摘要：一种存储器元件包括指令逻辑允许指令以指令通信协议中断识别写入操作的第一指令序列，然后直接进行接收和译码识别读取操作的第二指令序列，而不会发生与完成第一指令序列相关联的延迟。此外，指令逻辑被配置来响应发出于第二指令序列之后的第三指令序列。第三指令序列的嵌入操作和完成被中断的第一指令序列相关联，且能够执行由第一指令序列所识别的嵌入式操作。
具有中断指令序列存储器及其操作方法

[发明专利]输出电路-CN201510461108.5有效
发明人：洪俊雄;张坤龙;陈耕晖;罗思觉;邱子庭 -专利权人：旺宏电子股份有限公司
申请日： 2015-07-31 - 公布日： 2019-10-01 - 主分类号： H03K19/0175 文献下载
摘要：本发明公开了一种输出电路，包括：一输出开关，包含一栅极、一漏极及一阱极，该输出开关的该漏极耦接至一外部I/O总线；一阱控制电路，具有一阱极耦接至该输出开关的该阱极，以维持该输出开关的一阱电压不低于一第一电压及一第二电压的较大者；一栅控制电路，耦接至该输出开关的该栅极及该漏极，并耦接至该外部I/O总线，该栅控制电路可截止该输出开关，以在以下情况时避免电流从外部I/O总线流过该输出开关：该输出电路的一操作电压不被施加至该输出开关；及来自一外部装置的一总线电压是出现在该外部I/O总线上。
输出电路

[发明专利]存储器的集成电路上的数据保护方法及相关的存储器电路-CN201510088382.2有效
发明人：洪俊雄;张坤龙;陈耕晖;罗思觉 -专利权人：旺宏电子股份有限公司
申请日： 2015-02-26 - 公布日： 2019-05-31 - 主分类号： G11C16/22 文献下载
摘要：本发明提供了一种存储器的集成电路上的数据的保护方法及相关的存储器电路。该保护方法包括将非挥发性保护码存储在集成电路上。非挥发性保护码具有关于存储器的多个区段中的各区段的表示保护状态的第一数值或表示未保护状态的第二数值。此方法包括将挥发性保护码存储在集成电路上。挥发性保护码具有关于多个区段中的各区段的表示保护状态的第一数值或表示未保护状态的第二数值。此方法包括当供特定区段用的挥发性保护码具有第一数值时，通过使用集成电路上的电路阻止特定区段的修改，否则允许特定区段的修改，并在初始化程序中将挥发性保护码设定至非挥发性保护码的数值。
存储器集成电路数据保护方法相关电路

[发明专利]数据输出方法-CN201510154202.6有效
发明人：张坤龙;陈耕晖;罗思觉;郑家丰 -专利权人：旺宏电子股份有限公司
申请日： 2015-04-02 - 公布日： 2019-03-15 - 主分类号： G06F11/08 文献下载
摘要：本发明公开了一种数据输出方法，包括：产生一数据状态指示码，数据状态指示码指示由一存储器控制器所传输的一数据块的错误状态；结合数据状态指示码与数据块以产生一输出信号；以及将输出信号输出至一数据总线接脚。
数据输出方法

1
2
3
下一页»
尾页
共 35 条