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[发明专利]一种基于多芯粒层次化Cache一致性维护系统及方法-CN202310968432.0在审
发明人：乌绮;张琦滨;汪争;韩文艳;刘奔;黄颢彦;张鼎 -专利权人：无锡先进技术研究院
申请日： 2023-08-03 - 公布日： 2023-10-27 - 主分类号： G06F12/084 文献下载
摘要：本发明公开了一种基于多芯粒层次化Cache一致性维护系统及方法，系统包括至少两个芯粒，每个芯粒包括核组、局部一致性控制模块、全局一致性控制模块和主存；核组包括至少一个核心，每个核心拥有私有Cache；局部一致性控制模块包括LLC，用于维护核组中核心与LLC之间的数据一致性；全局一致性控制模块用于维护各芯粒中LLC与主存之间的数据一致性。本发明解决了多芯粒互联分布共享存储处理器系统中Cache一致性问题，适用于多核心、多芯粒、多级缓存的复杂处理器结构。
一种基于多芯粒层次 cache 一致性维护系统方法

[发明专利]一种处理器、处理器启动方法及启动装置-CN202310641951.6在审
发明人：乌绮;汪争;张琦滨;韩文艳;刘奔;黄颢彦 -专利权人：无锡先进技术研究院
申请日： 2023-06-01 - 公布日： 2023-08-29 - 主分类号： G06F9/4401 文献下载
摘要：本发明公开了一种处理器、处理器启动方法及启动装置，所述处理器包括：置于核内的核心内部高速缓存，置于核外的SDRAM；所述核心内部高速缓存与外部存储器通过所述SDRAM进行通信连接；所述处理器启动方法包括：获取启动处理器的指令；根据指令进行物理地址路由，判断物理地址所属的核心内部高速缓存的具体空间，执行对应空间中的硬件启动指令进行硬件启动；硬件启动完成后处理器进入非TM模式。本发明能够减少处理器启动时间。
一种处理器启动方法装置

[发明专利]一种改进的RISC-V中断控制器-CN202310167316.9在审
发明人：李康;刘鹏;张琦滨;汪争;陆秋漪;严大卫;薄仲;职文豪 -专利权人：无锡先进技术研究院
申请日： 2023-02-27 - 公布日： 2023-07-04 - 主分类号： G06F13/34 文献下载
摘要：本发明公开了一种改进的RISC‑V中断控制器，通过改进PLIC的设计，增加闸口的配置，支持电平中断和脉冲型中断，增加软件可配置的仲裁模式，支持优先级仲裁和轮转仲裁；使得PLIC更具有通用性，能够适应不同的应用需求，避免了软件可配优先级带来的中断饿死的问题。
一种改进 risc 中断控制器

[发明专利]一种嵌入式芯片中断异常处理验证方法及模拟器-CN202211452373.3在审
发明人：欧阳有恒;李雨格;顾彪;严大卫;姚轶晨;黄程;张琦滨;汪争 -专利权人：无锡先进技术研究院
申请日： 2022-11-21 - 公布日： 2023-04-04 - 主分类号： G06F11/07 文献下载
摘要：本发明公开了一种嵌入式芯片中断异常处理验证方法及模拟器，使用C语言，基于精简指令集及自研指令集架构模拟嵌入式芯片中断异常处理功能，通过模拟器对全部站台和部件会发生的所有类型的中断异常的判断条件进行建模，对中断异常进行优先级排序，为所有中断异常分配异常处理入口，并设置处理方式；将待测设计与模拟器同时载入指令，将两者的处理结果进行比对，若待测设计与模拟器结果一致则判断为正确处理。本发明使用C语言开发的模拟器，能更及时发现核心在异常和中断处理产生的错误并告知设计人员错误指令地址，提高了验证效率。
一种嵌入式芯片中断异常处理验证方法模拟器

[发明专利]一种DMA功能虚拟串口的BMC芯片及方法-CN202211333960.0在审
发明人：薄仲;刘鹏;汪争;张琦滨;李康;职文豪;李斌;谢应明 -专利权人：无锡先进技术研究院
申请日： 2022-10-28 - 公布日： 2023-03-14 - 主分类号： G06F13/34 文献下载
摘要：本发明公开了一种DMA功能虚拟串口的BMC芯片及方法，包括Core模块、DDR模块、GMAC模块和虚拟串口，虚拟串口包括第一UART控制器、第二UART控制器和DMA控制器；第一UART控制器连接外部的Host端；第一UART控制器的输出引脚连接第二UART控制器的输入引脚，第二UART控制器的输出引脚连接第一UART控制器的输入引脚；第二UART控制器连接DMA控制器，DMA控制器连接DDR模块；Core模块分别连接虚拟串口、DDR模块和GMAC模块；GMAC模块分别连接DDR模块和外部的Client端。通过设置具有DMA功能的虚拟串口，解决了BMC芯片和Host端之间的数据交互问题和交互数据效率慢的问题。
一种 dma 功能虚拟串口 bmc 芯片方法

[发明专利]一种基于数据高速缓存的非阻塞访存系统及方法-CN202211517011.8在审
发明人：乌绮;刘奔;汪争;韩文燕;张琦滨;陈逸飞;陈阳;黄颢彦 -专利权人：无锡先进技术研究院
申请日： 2022-11-30 - 公布日： 2023-03-14 - 主分类号： G06F12/0811 文献下载
摘要：本发明公开了一种基于数据高速缓存的非阻塞访存系统及方法，包括：Control FSM状态机根据访存指令处理情况控制访存指令接收模块是否接收新的访存指令；当访存模块中存在两条未命中访存指令且两条未命中访存指令均未处理完毕时，Control FSM状态机控制访存指令接收模块停止接收新的访存指令，否则，Control FSM状态机控制访存指令接收模块继续接收新的访存指令；AXI FSM状态机通过AXI总线连接外部程序处理访存模块中的未命中访存指令。本发明能够在不额外增加外部访存物理通道的前提下可以实现同时处理两条访存指令的功能，有助于提高处理器整体性能。
一种基于数据高速缓存阻塞系统方法

[发明专利]一种基于自主架构芯片的Decode模拟器及调试方法-CN202211508865.X在审
发明人：李雨格;顾彪;欧阳有恒;黄程;姚轶晨;严大卫;张琦滨;汪争 -专利权人：无锡先进技术研究院
申请日： 2022-11-29 - 公布日： 2023-02-28 - 主分类号： G06F11/36 文献下载
摘要：本发明公开了一种基于自主架构芯片的Decode模拟器调试方法，包括以下步骤：获取指令类型模块getType，根据指令中固定的opcode段判断指令类型，再依据指令类型对每种指令赋值特定的optype和tag标签；解码模块decode，根据optype和指令集手册提取前述指令中指令段对应的数值；将前述提取的数值与tag标签中信息进行效验，验证提取的正确性。
一种基于自主架构芯片 decode 模拟器调试方法

[发明专利]一种基于UVM的多插槽PCIE设备热插拔流程验证平台及方法-CN202211302063.3在审
发明人：黄程;韩文燕;姚轶晨;基成云;李斌;汪争;刘鹏;张琦滨 -专利权人：无锡先进技术研究院
申请日： 2022-10-24 - 公布日： 2023-02-03 - 主分类号： G06F30/3308 文献下载
摘要：本发明公开了一种基于UVM的多插槽PCIE设备热插拔流程验证平台及方法，验证平台包括：UVM验证环境模块，用于产生激励并输入到DUT模块中并基于DUT模块的反馈进行环境检测，DUT模块，包括热插拔控制模块HP_CTRL、热插拔仲裁模块HP_ARB以及I2C_MASTER模块HP_I2C_MST，DUT模块用于输出I2C总线到串转并芯片PCA9554，串转并芯片PCA9554，用于输出PCIE卡的复位信号到PCIE模型EP_VIP上。
一种基于 uvm 插槽 pcie 设备热插拔流程验证平台方法

[发明专利]以片内安全验证模块为基础的JTAG接口安全管理模块及方法-CN202211434825.5在审
发明人：职文豪;陆秋漪;刘鹏;张琦滨;汪争;薄仲;李康;李斌 -专利权人：无锡先进技术研究院
申请日： 2022-11-16 - 公布日： 2023-02-03 - 主分类号： G06F11/22 文献下载
摘要：本发明公开了一种以片内安全验证模块为基础的JTAG接口安全管理模块及方法，其中安全管理模块包括安全固件、安全验证模块、JTAG使能寄存器和JTAG接口，安全固件用于存储、修改JTAG接口的配置，安全验证模块用于验证安全固件内容的合法性，JTAG使能寄存器用于接收合法的安全固件内JTAG接口的配置，将其输出并接入到JTAG接口中，JTAG接口的复位逻辑对安全固件内JTAG接口的配置进行识别并执行相应操作。
安全验证模块基础 jtag 接口安全管理方法

[发明专利]一种基于组相联高速缓存Cache的LRU替换算法-CN202211258433.8在审
发明人：乌绮;刘奔;汪争;韩文燕;张琦滨;陈逸飞;陈阳;黄颢彦 -专利权人：无锡先进技术研究院
申请日： 2022-10-14 - 公布日： 2023-01-17 - 主分类号： G06F12/123 文献下载
摘要：本发明公开了一种基于组相联高速缓存Cache的LRU替换算法，包括以下步骤：根据所述组相联高速缓存中Cache的组数和地址位数设置相应组数的状态寄存器，所述状态寄存器用于记录相同地址查找的相应条目的数据块淘汰优先级顺序；根据Cache的命中状态，利用近期最少使用原则LRU按照淘汰优先级从高到低的顺序依次对所述状态寄存器中记录的内容进行替换更新。本发明实现在增加较小硬件代价的情况下，保持Cache的高命中率。
一种基于相联高速缓存 cache lru 替换算法

[发明专利]一种通过一对I2C引脚控制多个PCIE插槽热插拔的模块及方法-CN202211301644.5在审
发明人：黄程;韩文燕;姚轶晨;基成云;浦云飞;汪争;刘鹏;张琦滨 -专利权人：无锡先进技术研究院
申请日： 2022-10-24 - 公布日： 2023-01-13 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种通过一对I2C引脚控制多个PCIE插槽热插拔的模块及方法，模块包括远端HP_ARB仲裁器、HP_I2C_MST模块和PCA9554芯片，其中远端HP_ARB仲裁器，对远端的寄存器读写请求进行仲裁，HP_I2C_MST模块，属于芯片内部逻辑，基于仲裁结果生成满足I2C协议的I2C_SCL和I2C_SDA信号，PCA9554芯片，仅通过SCL、SDA两根I2C信号线连接芯片，接收I2C_SCL和I2C_SDA信号，实现对热插拔插槽的控制。
一种通过一对 i2c 引脚控制 pcie 插槽热插拔模块方法

[发明专利]一种基于PCIE标准接口互连的chiplet芯粒及接口复用方法-CN202211323155.X在审
发明人：姚轶晨;韩文燕;基成云;黄程;张琦滨;汪争;刘鹏;浦云飞 -专利权人：无锡先进技术研究院
申请日： 2022-10-27 - 公布日： 2023-01-06 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种基于PCIE标准接口互连的chiplet芯粒，包括至少一个Die芯粒，所述Die芯粒之间通过PCIE接口实现多个Die芯粒直连接；所述Die芯粒包括中心模块、选择模块、PIU模块、CIU模块和RC模块，所述选择模块用于对中心模块发送的head包和data包或者接收RC模块的head包和data包，选择物理链路由CIU模块使用或由PIU模块使用，所述RC模块用于将head包和data包打包成协议包，或者将协议包分离出head包和data包，所述RC模块通过PCIE PHY实现与外部设备或者Die芯粒接收或者发送，其中所述选择模块选择CIU模块时，head包与data包作为一个整体放入data’包中，通过RC模块按照PCIE包格式要求与其它Die芯粒通信，实现PCIE接口复用，还公开了一种基于PCIE标准接口互连的chiplet芯粒接口复用方法。
一种基于 pcie 标准接口互连 chiplet 方法

[发明专利]指令高速缓存的预取控制方法、装置、芯片及存储介质-CN202211259393.9在审
发明人：乌绮;刘奔;汪争;韩文燕;张琦滨;陈逸飞;陈阳;黄颢彦 -专利权人：无锡先进技术研究院
申请日： 2022-10-14 - 公布日： 2023-01-03 - 主分类号： G06F12/0862 文献下载
摘要：本发明公开了指令高速缓存的预取控制方法、装置和芯片，包括；获取请求访问的物理地址，根据请求访问的物理地址查询指令高速缓存中对应当前数据块命中情况；如果当前数据块未命中，则查询其下设定个数的数据块的命中情况；如果其下设定个数的数据块同样也都没有命中则触发预取装填流程；如果其下设定个数的数据块命中则触发普通装填流程。本发明提供一种ICache预取结构，在取指阶段会提前判断当前指令的下设定条指令的存储状态，根据当前状态一次性读取多条指令并装入指令高速缓存。采用上述ICache设计思想与方法可以实现在不改变一般指令高速缓存行Cacheline结构的前提下实现对多路组相联结构ICache的预取功能，从而提高ICache的命中率，提升处理器性能。
指令高速缓存控制方法装置芯片存储介质

[发明专利]一种基于RISC-V的SOC开工启动方法-CN202210966944.9在审
发明人：李康;张琦滨;刘鹏;汪争;韩文燕;严大卫;刘杰;职文豪 -专利权人：无锡先进技术研究院
申请日： 2022-08-11 - 公布日： 2022-10-25 - 主分类号： G06F9/4401 文献下载
摘要：本发明涉及微电子技术领域，具体涉及一种基于RISC‑V的SOC开工启动方法，包括以下步骤：通过设置芯片引脚电平设置启动模式；将ZSBL程序存储于BootRom中，芯片上电复位后执行ZSBL程序；ZSBL程序执行打通SPI控制器，并根据启动模式，从SPI SD Card或SPI FLASH将FSBL程序搬运至ITIM；跳转至ITIM执行FSBL程序；FSBL程序执行配置PLL升频、撤销DDR控制器复位并进行DDR存控训练，而后将BBL及OS搬运至DDR中；跳转至DDR中的BBL程序及OS程序，即完成系统的启动。本发明的有益效果包括：借助ITIM进行开工启动流程，提高SOC开工启动的效率。
一种基于 risc soc 开工启动方法

[发明专利]一种以太网控制器安全增强设计方法-CN201510789678.7有效
发明人：徐毅;韩文燕;张琦滨;汪争;叶维;刘亮;毕小建;张亮 -专利权人：无锡江南计算技术研究所
申请日： 2015-11-17 - 公布日： 2018-07-03 - 主分类号： H04L29/06 文献下载
摘要：本发明提供了一种以太网控制器安全增强设计方法。在加解密模式下，使得以太网控制器执行下述操作：通过AMBA总线接口模块与外部主机系统进行控制流和数据流通信；通过DMA引擎模块分别实现发送和接收方向用于不同总线访问配置的数据的传输；通过协议过滤封装模块分别对发送和接收方向的以太网帧数据进行解析和过滤，将需要加解密的链路层或者网络层协议数据发往数据加解密模块，并对返回的数据重新封装；通过数据加解密模块采用硬件算法处理数据；通过MAC事务模块发送和接收数据缓冲；通过PHY接口模块与外部PHY芯片进行数据通信。
以太网控制器数据加解密安全增强接收方向加解密发送外部主机系统数据流通信网络层协议处理数据封装模块接收数据事务模块数据通信协议过滤以太网帧硬件算法重新封装总线访问控制流链路层配置的数据发缓冲解析过滤传输返回外部

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