“边立剑”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果23个，建议您升级VIP下载更多相关专利

[发明专利]卷积神经网络加速器的数据回写系统-CN202011527851.3有效
发明人：王天一;边立剑 -专利权人：上海安路信息科技股份有限公司
申请日： 2020-12-22 - 公布日： 2023-10-17 - 主分类号： G06F13/16 文献下载
摘要：本发明提供了一种卷积神经网络加速器的数据回写系统，包括输入缓存模块、N级写回节点和写回控制模块，所述输入缓存模块用于与计算单元连接，以接收数据，最上一级所述写回节点与所述输入缓存模块连接，一个下一级所述写回节点至少与两个上一级所述写回节点连接，N为大于1的自然数，所述写回控制模块与最下一级所述写回节点连接，以从最下一级所述写回节点接收数据并传输给总线。所述卷积神经网络加速器的数据回写系统中，包括N级写回节点，最上一级所述写回节点与所述输入缓存模块连接，一个下一级所述写回节点至少与两个上一级所述写回节点连接，N为大于1的自然数，树状结构将写回节点分级，从而能够提高数据回写的传输效率。
卷积神经网络加速器数据系统

[发明专利]一种PCIE总线与AXI总线的桥接系统-CN202111224940.5有效
发明人：王炳松;边立剑 -专利权人：上海安路信息科技股份有限公司
申请日： 2021-10-21 - 公布日： 2023-09-15 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种PCIE总线与AXI总线的桥接系统，包括第一桥接模块、第二桥接模块和第三桥接模块；第一桥接模块，用于进行User寄存器的读写配置。第二桥接模块，用于将由AXI总线发送过来的AXI格式的输入数据流转换为PCIE格式传输至PCIE总线，完成输入数据流从AXI格式向PCIE格式的转换。第三桥接模块，将用于将PCIE总线发送过来的PCIE格式的输出数据流转换为AXI格式传输至AXI总线，完成输出数据流从PCIE格式向AXI格式的转换。通过实施本发明能够降低User端的控制复杂度，并提高数据传输效率。
一种 pcie 总线 axi 系统

[发明专利]获取方法、系统、装置及计算机可读存储介质-CN202310619461.6在审
发明人：刘清燕;边立剑 -专利权人：上海安路信息科技股份有限公司
申请日： 2023-05-29 - 公布日： 2023-09-08 - 主分类号： G06F30/3308 文献下载
摘要：本发明提供了一种获取方法、系统、装置及计算机可读存储介质，所述获取方法获得有限计算能力下的计算图的最短执行周期，为计算图的布局提供参考依据，有利于计算图的布局，也可作为计算图设计的时间约束，获得的对应计算单元数量，可作为计算图降低计算单元数量的上限，为计算图优化提供有效的优化起点，能够减少不必要的分析和计算。
获取方法系统装置计算机可读存储介质

[发明专利]计算节点的排序方法、系统、装置及计算机可读存储介质-CN202310619782.6在审
发明人：刘清燕;边立剑 -专利权人：上海安路信息科技股份有限公司
申请日： 2023-05-29 - 公布日： 2023-08-25 - 主分类号： G06F30/3308 文献下载
摘要：本发明提供了一种计算节点的排序方法、系统、装置及计算机可读存储介质，所述计算节点的排序方法包括：根据权重、更新后的第i个节点的第一排序参考值和更新后的第i个节点的第二排序参考值，计算第i个节点的排序参考值，根据参考值对计算节点进行排序，从而提高了计算节点执行速度。
计算节点排序方法系统装置计算机可读存储介质

[发明专利]可扩展的并行卷积数据输出装置及其输出方法-CN202211720850.X在审
发明人：马向华;边立剑 -专利权人：上海安路信息科技股份有限公司
申请日： 2022-12-30 - 公布日： 2023-04-28 - 主分类号： G06F3/06 文献下载
摘要：本申请涉及人工智能相关的FPGA、ASIC技术领域，公开了一种可扩展的并行卷积数据输出装置及其输出方法，可以提高卷积运算的数据吞吐率。该装置包括：数据存储器，被配置为存储需要参加卷积的数据子块；数据读取模块，被配置为向数据存储器发送数据读取指令，从数据子块中读取大小为K*BW的数据块输出到行缓冲模块，其中，BW＝K+DN‑1，DN＝WS/DS，K为卷积核尺寸，WS为数据存储器每个地址的字长，DS为每个数据的比特数；行缓冲模块包括K行BW列的缓存和用于输出的DN个通道；行缓冲模块被配置为，将来自数据读取模块的数据写入缓存，当缓存的一行写入完成后，将该行的BW个数据通过DN个通道输出。
扩展并行卷积数据输出装置及其方法

[发明专利]卷积加速计算控制单元及系统-CN202211557725.1在审
发明人：马成森;边立剑 -专利权人：上海安路信息科技股份有限公司
申请日： 2022-12-06 - 公布日： 2023-03-07 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种卷积加速计算控制单元及系统。通过将计算控制同步、脉动阵列数据的流动以及其中的额外计算如何进行、数据输出等时序处理都集成在卷积加速计算控制单元中以由卷积加速计算控制单元来完成，并使得所有单元需要的数据同步都由各单元和卷积加速计算控制单元交互，该卷积加速计算控制单元及系统提升了卷积加速计算的稳定性，并提升了计算资源利用率；进一步地，本发明提供的卷积加速计算控制系统还通过设计具有多种功能的计算单元阵列提升了计算资源利用率，并减小了电路复杂性。
卷积加速计算控制单元系统

[发明专利]卷积方法及卷积系统-CN202211346152.8在审
发明人： 边立剑;叶梦琦 -专利权人：上海安路信息科技股份有限公司
申请日： 2022-10-31 - 公布日： 2023-01-10 - 主分类号： G06V10/44 文献下载
摘要：本发明提供了一种卷积方法，包括将卷积核按目标卷积核大小进行拆分，以得到若干子卷积核；将若干所述子卷积核与图像特征进行卷积运算，以得到若干待拼接结果数据；将若干所述待拼接结果数据进行拼接，以得到结果数据，减小了运算卷积核的大小，便于在边缘设备上执行，提高了边缘设备的利用率。本发明还公开了一种卷积系统。
卷积方法系统

[发明专利]堆栈帧结构和函数调用方法及系统-CN202110573924.0有效
发明人：陈磊;边立剑 -专利权人：上海安路信息科技股份有限公司
申请日： 2021-05-25 - 公布日： 2022-06-28 - 主分类号： G06F9/30 文献下载
摘要：本申请涉及操作系统程序运行中函数调用技术领域，公开了一种堆栈帧结构和函数调用方法及系统，能够在调用函数中快速的寻找到被调用函数，提高操作系统的运行效率。该方法包括：预先为每个函数调用分配预设字节的地址空间用于存储其堆栈帧，该堆栈帧存储有对应函数调用的被调用函数的对象句柄，该对象句柄中包含被调用函数所属对象类型、变量类型偏移值、栈偏移值、堆栈类型指示器和主要类型指示器；执行当前函数调用，调用函数利用该对象句柄调用该被调用函数；在该调用函数中执行所调用的被调用函数。
堆栈结构函数调用方法系统

[发明专利]PCIe总线的数据传输方法、系统及电子设备-CN202110524776.3有效
发明人：王炳松;边立剑 -专利权人：上海安路信息科技股份有限公司
申请日： 2021-05-13 - 公布日： 2022-05-17 - 主分类号： G06F13/34 文献下载
摘要：本申请公开了PCIe总线的数据传输方法、系统及电子设备，PCIe总线的数据传输方法包括：用DMA传描述符，其中描述符包括文件结束标志；收到第一个描述符开始根据描述符类型发起DMA读或写请求，发完最后一个描述符产生中断；当DMA读或写请求条件同时满足时采取轮询与优先级并举的方式处理，把DMA读请求采用RAM指针的方式进行调度。通过上述方式，本申请所有DMA请求都由FPGA发起，不会因为SOC的不同而需要修改DMA的驱动，同时还考虑了DMA读写请求区域同时有效的情况，扩展了DMA的应用场景，通用性得到明显提成，且不会耗费大量的处理器资源。
pcie 总线数据传输方法系统电子设备

[发明专利]基于静态配置数字电路的浮点数乘累加控制方法及系统-CN202110707511.7有效
发明人：马向华;边立剑;王文好 -专利权人：上海安路信息科技股份有限公司
申请日： 2021-06-24 - 公布日： 2022-03-11 - 主分类号： G06F7/485 文献下载
摘要：本发明提供了一种基于静态配置数字电路的浮点数乘累加控制方法，应用于乘累加器，所述乘累加器包括浮点数加法器，包括计算临时寄存器的所有输入周期和所有输出周期，若所述乘累加器的最后一次加运算的运行周期与任意所述输入周期相同，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为寄存数据寄存到所述临时寄存器中，若所述乘累加器的最后一次加运算的运行周期与任意所述输出周期相同，将所述临时寄存器中对应周期存储的数据作为所述浮点数加法器的第一输入值，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为所述浮点数加法器的第二输入值，极大的节约了硬件资源的使用。本发明还提供了一种浮点数乘累加控制系统。
基于静态配置数字电路浮点累加控制方法系统

[发明专利]目标检测中神经网络后处理实现方法、装置、终端及介质-CN202110522096.8在审
发明人：马成森;边立剑 -专利权人：上海安路信息科技股份有限公司
申请日： 2021-05-13 - 公布日： 2021-08-24 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种目标检测中神经网络后处理实现方法、装置、终端及介质所述方法包括：根据logistic分段函数的多项式形式及分段区间，将所述多项式的浮点数类型系数转为定点数类型系数，得到待测数据；将所述待测数据输入至分类计算单元进行并行计算及流水式计算；其中，所述分类计算单元包括延迟数据链及与所述定点数类型系数对应的计算数据链。本发明提供的目标检测中神经网络后处理实现方法，能够提高产品的可移植性，在保证精度的同时占用较少的资源，进而提升了计算效率。
目标检测神经网络处理实现方法装置终端介质

[发明专利]半精度浮点数除法器数据处理方法及系统-CN202011641150.2在审
发明人：马向华;边立剑;叶梦琦 -专利权人：上海安路信息科技股份有限公司
申请日： 2020-12-31 - 公布日： 2021-04-30 - 主分类号： G06F7/535 文献下载
摘要：本发明提供了一种半精度浮点数除法器数据处理方法，包括对第一数据和第二数据分别进行位分离处理，以分别得到第一位分离数据和第二位分离数据，对所述第二位分离数据进行数据调整，以得到调整数据，对所述调整数据进行迭代计算处理，以得到迭代数据，对所述第一位分离数据和所述迭代数据进行混合运算，以得到混合位分离数据，对所述混合位分离数据进行数据复位调整，以得到计算结果数据。所述半精度浮点数除法器数据处理方法通过迭代计算处理，减少了运算周期，提高运算效率。本发明还提供了一种实现半精度浮点数除法器数据处理方法的半精度浮点数除法器数据处理系统。
精度浮点法器数据处理方法系统

[发明专利]数据激活方法及FPGA数据激活系统-CN201911408831.1有效
发明人：马成森;边立剑 -专利权人：上海安路信息科技股份有限公司
申请日： 2019-12-31 - 公布日： 2021-04-23 - 主分类号： G06N3/063 文献下载
摘要：本发明提供了一种数据激活方法，应用于FPGA数据激活，包括判断接收的初始数据是否小于阈值，若所述初始数据小于阈值，则对所述初始数据进行移位处理，以得到激活数据。所述数据激活方法通过所述移位处理代替Leaky ReLU函数，减少了对FPGA资源的占用，从而降低了成本。本发明还提供了一种用于实现所述数据激活方法的FPGA数据激活系统。
数据激活方法 fpga 系统

[发明专利]基于FPGA的卷积参数加速装置、数据读写方法-CN201910708612.9有效
发明人：马向华;马成森;边立剑 -专利权人：上海安路信息科技有限公司
申请日： 2019-08-01 - 公布日： 2021-02-19 - 主分类号： G06N3/063 文献下载
摘要：本申请公开了基于FPGA的卷积参数加速装置、数据读写方法，该方法包括：判断是否为输入的一组卷积参数的最后一个，若不是最后一个，则写控制计数器自增，在第一随机读写存储器中为该组卷积参数中的每个分配地址；判断是否为输出的一组卷积参数的最后一个，若不是最后一个，所述第一随机读写存储器根据地址输出该组卷积参数中的一个，第一读控制计数器自增；判断是否完成该组卷积参数的预定次数的输出，若完成，则所述第一读控制计数器、第二读控制计数器清零。
基于 fpga 卷积参数加速装置数据读写方法

[发明专利]交并比电路-CN201911396868.7有效
发明人：张晨晨;边立剑 -专利权人：上海安路信息科技有限公司
申请日： 2019-12-30 - 公布日： 2021-02-02 - 主分类号： G06N3/063 文献下载
摘要：本发明提供了一种交并比电路，用于卷积神经网络，所述交并比电路包括第一交集面积计算电路、并集面积计算电路和第一除法器，所述并集面积计算电路包括第一面积计算电路、第二面积计算电路、第二交集面积计算电路、第一加法器和第二减法器，所述第一边值计算电路和所述第二边值计算电路均包括第一过程值计算电路、第二过程值计算电路和第二减法器，所述第二过程值计算电路包括第三减法器、第三移位器、第四减法器、第四移位器和第二比较单元，所述第三移位器和所述第二比较单元均与所述第三减法器连接，所述第四移位器和所述第二比较单元均通过所述第四减法器连接，通过电路实现了IOU算法，从而降低了卷积神经网络的整体功耗。
交并电路

1
2
下一页»
尾页
共 23 条