[发明专利]沟槽MOS器件有效

申请号：	200910202044.1	申请日：	2009-12-24
公开（公告）号：	CN102110687A	公开（公告）日：	2011-06-29
发明（设计）人：	张朝阳;殷建斐	申请（专利权）人：	上海华虹NEC电子有限公司
主分类号：	H01L27/06	分类号：	H01L27/06
代理公司：	上海浦一知识产权代理有限公司 31211	代理人：	顾继光
地址：	201206 上***	国省代码：	上海;31
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摘要：	本发明公开了一种沟槽MOS器件，包括多个MOS管单元，在所述MOS管单元旁边的N型外延层上还有SBR整流器件，其中包括N型外延层上的多个SBR沟道，每个SBR沟道上方都包括与N型外延层接触的SBR栅氧化层和该栅氧化层上面的SBR多晶硅栅，所述SBR沟道之间还包括有P型SBR本体，在P型SBR本体与所述SBR栅氧化层相接触的位置还有SBR漏区，源极金属将所述MOS管的源极、SBR多晶硅栅以及SBR漏区短接。本发明将沟槽MOS管与SBR整流器集成在一起，大大提高了沟槽MOS器件的可靠性和浪涌能力，并且提高了器件的集成度。
搜索关键词：	沟槽 mos 器件
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【主权项】：

一种沟槽MOS器件，其特征在于，包括多个MOS管单元，所述多个MOS管单元所在的区域中，从下到上依次包括漏极金属、N型衬底、N型外延层，在所述MOS管单元所在的位置，所述N型外延层上还有P型MOS管本体，多个MOS管沟槽贯穿所述P型MOS管本体到达N型外延层，在MOS管沟槽和P型MOS管本体上设置有MOS管的源极和栅极，在所述MOS管单元旁边的N型外延层上还有SBR整流器件，其中包括N型外延层上的多个SBR沟道，每个SBR沟道上方都包括与N型外延层接触的SBR栅氧化层和该栅氧化层上面的SBR多晶硅栅，所述SBR沟道之间还包括有P型SBR本体，在P型SBR本体与所述SBR栅氧化层相接触的位置还有SBR源漏区，源极金属将所述MOS管的源极、SBR多晶硅栅以及SBR源漏区短接。

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摘要：提供了具有晶体管单元和增强单元的半导体器件。一种半导体器件包括晶体管单元（TC）和增强单元（EC）。每个晶体管单元（TC）包括与漂移结构（120）形成第一pn结（pn1）的本体区（115）。晶体管单元（TC）可以在第一控制信号（C1）超过第一阈值（Vthx）时在本体区（115）中形成反型沟道（115x）。反型沟道（115x）形成漂移结构（120）与第一负载电极（310）之间的连接的一部分。延迟单元（400）生成第二控制信号（C2），第二控制信号（C2）的后沿相对于第一控制信号（C1）的后沿延迟。增强单元（EC）在第二控制信号（C2）下降到低于比第一阈值（Vthx）低的第二阈值（Vthy）时在漂移结构（120）中形成反型层（120y）。反型层（120y）作为少数电荷载流子发射极起效。

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摘要：本实用新型的实施例涉及集成电路。半导体区域包括：隔离区域，该隔离区域界定出半导体区域的工作区。沟槽位于工作区中并且进一步延伸到隔离区域中。沟槽被通过隔离围闭件与工作区绝缘的导电中心部填充。覆盖区域被定位成至少覆盖已填充沟槽的第一部分，其中第一部分位于工作区中。介电层与已填充沟槽接触。金属硅化物层至少位于在已填充沟槽的第二部分的导电中心部上，其中第二部分未被覆盖区域覆盖。

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摘要：本实用新型提供一种沟槽超级势垒整流器。所述沟槽超级势垒整流器包括第一导电类型重掺杂衬底层、第一导电类型掺杂外延层、第一导电类型轻掺杂外延层、栅极介质层、栅电极层、第二导电类型体区、第一导电类型重掺杂源区、正面电极层和背面电极层。本实用新型结合了PN二极管、肖特基二极管和MOS晶体管漏电流低，开启电压低等优点，相比于传统肖特基二极管消除了热不稳定性的缺点，采用沟槽底部氧化物加厚提高了氧化物栅介质层的耐压能力及可靠性；本实用新型阳极采用挖槽结构，增大第一导电类型源区的接触面积，减小接触电阻；同时采用不同掺杂浓度的第一导电类型双外延层和沟槽栅极结构，进一步减小器件的导通电阻，降低器件的通态功耗。

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摘要：本发明提供了一种BCD器件及其制造方法，该器件包括：半导体衬底，所述半导体衬底包括高压器件区和低压器件区，所述高压器件区用于形成高压器件，所述低压器件区用于形成低压器件；多个N型掺杂的高压阱，分布于所述高压器件区和低压器件区内；其中，所述高压器件的至少部分组成结构形成于所述高压器件区中的高压阱内，至少部分低压器件形成于所述低压器件区中的高压阱内。本发明能够减少光刻工艺的次数，有利于降低成本，提高效率。

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摘要：本实用新型涉及本申请提出一种集成增强型和耗尽型的HEMT，包括：衬底；位于所述衬底上的缓冲层；位于所述缓冲层上的第一势垒层和位于第一势垒层上并覆盖部分第一势垒层的第二势垒层，其中，所述第一势垒层的厚度为1nm‑30nm；位于所述第一势垒层上的第一源极、第一漏极和第一栅极以及位于所述第二势垒层上的第二源极、第二漏极和第二栅极。本申请提出一种集成增强型和耗尽型的HEMT可以将增强型和耗尽型晶体管集成在一起，有利于增加氮化镓HEMT器件的用途，提高电路的特性，并且为实现单片集成高速数字/模拟混合信号射频电路奠定了基础。

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摘要：本发明公开了一种高耐压半导体装置，包括一金属氧化半导体(MOS)装置，以及一电阻装置。该MOS装置包括一源极和一漏极、一漏极绝缘区，毗邻该漏极、一栅极，毗邻该源极。该电阻装置形成在该漏极绝缘区上且电性连接该漏极。该电阻装置系由多个电阻区段连接而成，且每一该等电阻区段的形状包括一弧形。本发明提供的高耐压半导体装置，降低所需面积、减少电阻值、及避免影响崩溃电压。

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摘要：本发明的目的在于提供一种反向导通型半导体装置，其能够使阻挡金属层与高浓度阳极层之间的接触面积固定。本发明所涉及的反向导通型半导体装置的特征在于，具有：阳极层(40)及高浓度阳极层(42)，它们形成在二极管(14)的上表面侧；以及钨插塞(54)，其经由阻挡金属层(52)而与阳极层(40)及高浓度阳极层(42)相接触，该高浓度阳极层的宽度大于该阻挡金属层与该高浓度阳极层之间的接触宽度。

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摘要：本发明提供一种可减少形成在半导体装置上的电路元件的面积的半导体装置。半导体装置包括：第1导电型区域，形成在基板上且形成有由绝缘膜包围的电阻元件；第2导电型区域，与电阻元件的上表面接触并层叠形成；电容器，经由层间绝缘层而形成在电阻元件上；过孔，将电阻元件的一端子及电容器的一端子电性串联连接；以及电源线及接地线，与电阻元件的另一端子及电容器的另一端子分别电性连接。

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发明人：上村和贵;洼内源宜 -专利权人：富士电机株式会社
申请日： 2018-12-19 - 公布日： 2019-07-05 - 主分类号： H01L27/06
摘要：本发明提供一种半导体装置及半导体装置的制造方法，所述半导体装置在半导体基板设置有二极管区，二极管区包括：第一导电型的基区，以在半导体基板的上表面露出的方式设置；第二导电型的阴极区，以在半导体基板的下表面露出的方式设置；第一导电型的阴极间区域，以在半导体基板的下表面露出的方式设置，且在预先设定的方向上与阴极区交替地配置；以及第二导电型的浮置区，设置在阴极区的上方和阴极间区域的上方。

半导体集成电路装置-201510185305.9
发明人：山路将晴 -专利权人：富士电机株式会社
申请日： 2015-04-20 - 公布日： 2019-07-05 - 主分类号： H01L27/06
摘要：本发明提供一种能够防止错误操作和/或损坏的半导体集成电路装置。在n^‑型阱区2配置有低端控制电路部81。在n型阱区3配置有高端控制电路部82。n^‑型阱区4包围在n型阱区3的周围。n^‑型阱区2配置在n^‑型阱区4的外侧。p型阱区5包围在n^‑型阱区4的周围。n^‑型阱区4以及p型阱区5构成在n^‑型阱区2和n型阱区3之间的HVJT83。在p型阱区5配置有固定在GND电位的p⁺型接触区43以及第二信号电极45。并且，在p型阱区5，在HVJT83和p⁺型接触区43之间，配置有固定在比GND电位高的L‑VDD的电位的n⁺型接触区44以及第三信号电极46。

基于SOI的微色谱柱及微热导检测器的集成芯片及制备方法-201711405281.9
发明人：冯飞;田博文;李昕欣 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2017-12-22 - 公布日： 2019-07-02 - 主分类号： H01L27/06
摘要：本发明提供一种基于SOI的微色谱柱及微热导检测器的集成芯片及制备方法，包括：SOI硅片，具有衬底硅、埋氧层以及顶层硅；图形化堆叠结构，包含交叉网状结构，其下方具有释放槽，图形化堆叠结构悬挂于释放槽中；盖基片，键合于顶层硅，盖基片具有微沟槽，图形化堆叠结构位于微沟槽内；微色谱柱的微沟道，形成于衬底硅中，微沟道内具有微柱阵列，微沟道与释放槽连通；底基片，键合于衬底硅，以形成包含微沟槽、释放槽及微沟道的微通道。本发明的微热导检测器和微色谱柱分别位于SOI硅片的顶层硅和衬底硅上，增加了设计的灵活性和工艺制作的可控性。本发明无需额外的连接部件，具有死体积低、灵敏度高等优点。

半导体器件-201611034190.4
发明人：平林康弘 -专利权人：丰田自动车株式会社
申请日： 2016-11-16 - 公布日： 2019-07-02 - 主分类号： H01L27/06
摘要：一种半导体器件，包括半导体基板，所述半导体基板在第一表面上包括第一沟槽以及连结到每个第一沟槽的第二沟槽。所述半导体基板包括：p型端部层，其从第一表面延伸到比每个第一沟槽在第二表面侧的端部更靠近半导体基板的第二表面的位置，并且在第一表面的平面视图中包括每个第一沟槽的纵向端部；第一p型层，其设置在相邻的第一沟槽之间的区域中，并且接触设在第一表面上的第一电极；n型阻挡层；第二p型层。第二沟槽使p型端部层与第一p型层及第二p型层分离。

3D半导体器件及结构-201780061048.5
发明人：兹维·奥巴赤;金武韩;布瑞恩·克朗奎斯特;伊莱·乐斯基 -专利权人：三维单晶公司
申请日： 2017-09-19 - 公布日： 2019-06-28 - 主分类号： H01L27/06
摘要：一种3D器件，所述器件包括：包括第一位单元阵列的第一层，所述第一位单元阵列包括三个独立的第一行；包括第二位单元阵列的第二层，所述第二位单元阵列包括三个独立的第二行，其中所述第二层覆盖所述第一层；以及至少三个垂直位线，所述至少三个垂直位线中的每个连接至相应的三个水平第一位线和三个水平第二位线，其中所述三个水平第一位线包括所述第一位单元阵列的控件，其中所述三个水平第二位线包括所述第二位单元阵列的控件，并且所述三个垂直位线中的每个可用于控制所述三个独立的第一行中的不同一行，或控制所述三个独立的第二行中的不同一行。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]沟槽MOS器件有效

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