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- [发明专利]半导体装置和半导体装置的制造方法-CN202211188601.0在审
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西村武义
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富士电机株式会社
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2022-09-28
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2023-05-12
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H01L27/07
- 一种半导体装置和半导体装置的制造方法，所述半导体装置具备设置于半导体基板的正面的上方的温度感测部，该温度感测部具有温度感测二极管部和与温度感测二极管部电连接的N型的电阻部，所述温度感测二极管部具有阳极部和与所述阳极部连结的阴极部，多个所述温度感测二极管部串联连接，阴极部与电阻部的电阻值之和大于阳极部的电阻值。半导体装置的制造方法包括在半导体基板的正面的上方形成温度感测部的阶段，该温度感测部串联连接的多个温度感测二极管部、以及与温度感测二极管部电连接的N型的电阻部，温度感测二极管部具有阳极部和与阳极部连结的阴极部，阴极部与电阻部的电阻值之和大于阳极部的电阻值。
- 半导体装置制造方法
- [发明专利]半导体装置-CN201710519874.1有效
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西村武义
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富士电机株式会社
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2017-06-30
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2022-03-04
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H01L29/739
- 在SJ结构的半导体装置中，将本体区域和电流检测区域进行分离并抑制耐压下降。本发明提供一种半导体装置，该半导体装置具备：半导体基板；包括形成在半导体基板的内部的1个以上的工作用单元的本体区域；包括形成在半导体基板的内部的1个以上的电流检测用单元的电流检测区域；以及在半导体基板的内部设置在本体区域和电流检测区域之间，包括耐压结构部的中间区域，在本体区域、电流检测区域和中间区域中，使第1导电型的管柱和第2导电型的管柱以等间隔交替地配置。
- 半导体装置
- [发明专利]半导体装置-CN202110598710.9在审
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下沢慎;西村武义
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富士电机株式会社
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2021-05-31
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2022-01-14
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H01L29/739
- 本发明提供一种半导体装置，在形成接触沟槽部时，有半导体基板的硅缺陷从而降低元件特性的问题。提供一种半导体装置，其具备：第一导电型的漂移区，其设置在半导体基板；第二导电型的基区，其设置在半导体基板；第一导电型的发射区，其设置在半导体基板的正面；第二导电型的接触区，其设置在基区的正面，并且掺杂浓度高于基区的掺杂浓度；接触沟槽部，其设置在半导体基板的正面；第一阻挡层，其设置在接触沟槽部的侧壁和底面；以及第二阻挡层，其在接触沟槽部的侧壁与接触区接触地设置。
- 半导体装置
- [发明专利]半导体装置-CN201710532292.7有效
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西村武义
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富士电机株式会社
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2017-07-03
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2021-12-31
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H01L29/06
- 本发明将主体区域与电流检测区域分离，并且抑制耐压下降。本发明提供半导体装置，其具备：半导体基板；主体区域，其包含形成于半导体基板的内部的一个以上的工作用单元；电流检测区域，其包含形成于半导体基板的内部的一个以上的电流检测用单元；中间区域，其在主体区域与电流检测区域之间，形成于半导体基板的内部；上表面侧电极，其形成于主体区域的至少一部分区域的上方；电流检测用电极，其形成于电流检测区域的至少一部分区域的上方，并与上表面侧电极分离；以及追加电极，其形成于中间区域的至少一部分区域的上方，并连接于上表面侧电极及电流检测用电极的一方。
- 半导体装置
- [发明专利]超结半导体装置以及超结半导体装置的制造方法-CN202110193168.9在审
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西村武义
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富士电机株式会社
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2021-02-20
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2021-10-22
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H01L21/336
- 本发明提供能够简便地形成SJ结构，并且能够降低成本的超结半导体装置以及超结半导体装置的制造方法。具有供电流流通的有源区(30)和终端结构部(40)的半导体装置的制造方法包括第一到第八工序。第一工序在第一导电型的半导体基板(1)的正面形成第一导电型的第一半导体层(2)。第二工序形成第一沟槽。第三工序在第一半导体层(2)的表面以及第一沟槽内形成杂质浓度比第一半导体层(2)的杂质浓度低的第一导电型的第二半导体层(27)。第四工序形成并列pn结构(20)。第五工序形成第二沟槽(18B)。第六工序形成第二导电型的第二半导体区域(5)。第七工序形成栅绝缘膜(7)以及栅电极(8)。第八工序形成第一导电型的第一半导体区域(6)。
- 半导体装置以及制造方法
- [发明专利]半导体元件和半导体元件的制造方法-CN201610515895.1有效
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西村武义
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富士电机株式会社
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2016-07-01
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2021-09-28
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H01L27/06
- 本发明能够有效地同时实现具有超结结构的半导体元件的温度检测以及抑制耐压下降。半导体元件包括：具有在第一导电型区域的内部以相同间隔设置多个第二导电型的柱而成的超结结构的漂移层；周期性地设置于第一导电型区域的表面层的第二导电型的多个阱区域；有选择地设置于多个阱区域内的第一导电型的源极区域；设置于阱区域之上的栅极绝缘膜；周期性地设置于栅极绝缘膜之上的多个栅极电极；和与栅极电极的周期性结构相匹配且以与栅极电极相同的线宽和与栅极电极相同的厚度设置的第一温度检测二极管以及第二温度检测二极管。
- 半导体元件制造方法
- [发明专利]半导体装置-CN201510890633.9有效
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西村武义
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富士电机株式会社
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2015-12-04
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2021-07-27
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H01L29/78
- 本发明提供一种能够维持电流感测精度并能够提高电流感测区域的破坏耐量的半导体装置。在同一半导体基板上设有活性区域(21)、电流感测区域(22)和二极管区域(24)。活性区域(21)中配置有构成主元件的多个活性单元。电流感测区域(22)中设有构成用于检测主元件中流过的电流的电流感测元件的电流感测单元。二极管区域(24)包围在电流感测区域(22)的周围。二极管区域(24)中配置有与电流感测单元反相并联连接的二极管单元。活性单元和电流感测单元具有沟道栅结构。构成电流检测单元的沟道栅结构的沟道(3b)的宽度(w21)小于构成活性单元的沟道栅结构(3a)的宽度(w11)。
- 半导体装置
- [发明专利]半导体装置-CN202010721457.7在审
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西村武义
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富士电机株式会社
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2020-07-24
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2021-03-26
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H01L29/06
- 本发明提供一种半导体装置，其能够实现抑制将漂移层作为并列pn层的超结半导体装置的耐压降低、抑制雪崩耐量降低、以及低导通电阻化。多层地层积而构成第一并列pn层(5)的外延层(43)的各层之中的、从第一层到总层数的一半以下的层数为止的n‑型外延层(43a)中的、至少从漏极侧起一层以上的n‑型外延层(43a)的n型区域(3)和p型区域(4)构成为第一方向X上的杂质浓度倾斜度不对称。由此，成为有源区(10)的第一并列pn层(5)的n型区域(3)和p型区域(4)的第一方向X上的杂质浓度倾斜度在源极侧对称，在漏极侧不对称的构成。
- 半导体装置
- [发明专利]超结半导体装置及超结半导体装置的制造方法-CN202010215833.5在审
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西村武义;前田凉;菅井勇
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富士电机株式会社
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2020-03-25
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2020-11-17
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H01L29/06
- 本发明提供即使在电荷平衡为“1”的状态下也能够抑制雪崩耐量降低的超结半导体装置及超结半导体装置的制造方法。半导体装置具有供电流流通的有源区(30)和终端结构部(40)。在第1导电型的半导体基板(1)的正面设置有第1导电型的第1半导体层(2)。在第1半导体层(2)的表面设置有在与正面平行的面中反复交替地配置有第1导电型的第1柱(3)和第2导电型的第2柱(4)的并列pn结构(20)。有源区(30)的第2柱(4)包含第1区域(41)和第2区域(42)，在第1区域(41)中，第2柱(4)的底面与半导体基板(1)的正面之间的距离比第2区域(42)中的第2柱(4)的底面与半导体基板(1)的正面之间的距离长。
- 半导体装置制造方法
- [发明专利]半导体装置的制造方法-CN201510236857.8有效
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西村武义;山口骏;坂田敏明
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富士电机株式会社
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2015-05-11
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2020-03-03
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H01L21/336
- 提供一种能够高精度地制造元件特性优良的超结半导体装置的制造方法。首先，重复形成n型外延层40的沉积以及成为第一并列pn层的n型杂质区域41和p型杂质区域42。沿深度方向对置的n型杂质区域41彼此和p型杂质区域42彼此分离。再沉积n型外延层40，形成p型RESURF区域、成为第二并列pn层的p型区域的p型杂质区域43b以及成为LOCOS膜16的端部正下方的p型区域的p型杂质区域43a。然后通过低温热处理形成LOCOS膜16，之后在热扩散p型基区时，使n型杂质区域41和p型杂质区域42、43b扩散，而使在深度方向的n型杂质区域41彼此以及p型杂质区域42、43b彼此相连而形成第一、第二并列pn层。
- 半导体装置制造方法
- [发明专利]半导体装置的制造方法-CN201510270864.X有效
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西村武义
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富士电机株式会社
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2015-05-25
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2019-07-26
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H01L21/331
- 本发明提供在实现并列pn层的微细化的同时，能够降低导通电阻的半导体装置的制造方法。首先，重复地进行n‑型外延层的沉积、成为并列pn层5的n型区3和p型区4的n型杂质区和p型杂质区的形成，直到沉积的多层n‑型外延层20a～20c的总厚度成为并列pn层5的预定厚度。在成为并列pn层5的最上层的n‑型外延层20c，进一步在p型杂质区附近形成n‑型抑制区。然后，在n‑型外延层20c上沉积n‑型外延层20d。接着，在n‑型外延层20d形成MOS栅结构。此时，在p型基区的扩散处理时，使n型杂质区22a～22c和p型杂质区21a～21c扩散，形成并列pn层5的n型区3和p型区4。
- 半导体装置制造方法
- [发明专利]半导体装置及半导体装置的制造方法-CN201310481305.4有效
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立道秀平;西村武义;新村康;井上正范
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富士电机株式会社
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2013-10-15
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2018-10-26
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H01L29/78
- 本发明的目的在于提供一种MOS型半导体装置以及半导体装置的制造方法，其能够通过自校准形成p型阱区与n+型源区，并且无需提高栅极阈值电压就能够拥有栅极绝缘膜较厚的高栅极耐量。本发明的一种MOS型半导体装置，其具备MOS结构，而所述MOS结构具有：p‑区（5），其围绕n+型源区（4）的四周，且其净掺杂浓度低于p型阱区（3）表面的p型杂质浓度；栅电极（7），其隔着栅极绝缘膜（6）设置在夹于n+型源区（4）与n‑层（2）表层之间的p型阱区（3）的表面。据此，本发明能够提供一种MOS型半导体装置，其无需提高栅极阈值电压就能够增加栅极绝缘膜（6）的厚度，并且能够提高栅极绝缘膜（6）的可靠性、降低栅极电容。
- 半导体装置制造方法
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