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- [发明专利]半导体器件-CN202310262352.3在审
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朴星一;朴宰贤
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三星电子株式会社
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2023-03-14
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2023-10-17
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H01L27/06
- 一种半导体器件包括具有彼此相对的第一表面和第二表面的半导体主体。半导体主体包括：第一阱区，具有第一导电类型；第二阱区和第三阱区，在第一方向上通过第一阱区彼此间隔开并且具有第二导电类型，第一阱区介于第二阱区和第三阱区之间；第一掺杂区，在第一阱区中沿与第一方向相交的第二方向上彼此间隔开；第二掺杂区，与第二阱区相邻并且具有第二导电类型；以及第三掺杂区，与第三阱区相邻并且具有第二导电类型。半导体主体的第二表面包括第一阱区、第二阱区、第三阱区、多个第一掺杂区、第二掺杂区和第三掺杂区的底表面。
- 半导体器件
- [发明专利]半导体装置-CN201811123099.9有效
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北村睦美;白川彻
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富士电机株式会社
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2018-09-26
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2023-10-03
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H01L27/06
- 本发明提供一种半导体装置，具备：半导体基板，其具有第一导电型的漂移区；阴极区，其形成于半导体基板的下表面；二极管部，其在半导体基板的下表面形成有阴极区；第一虚设沟槽部，其从半导体基板的上表面设置到漂移区，且一部分设置于二极管部，另一部分设置于二极管部外，在半导体基板的上表面以沿着预定的延伸方向延伸且连续的方式从二极管部设置到二极管部外；以及第一引出部，其设置于半导体基板的上表面，在二极管部外与第一虚设沟槽部电连接。
- 半导体装置
- [发明专利]一种压接式IGBT器件结构-CN202310819588.2有效
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程炜涛;姚阳
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上海埃积半导体有限公司
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2023-07-06
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2023-09-29
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H01L27/06
- 本发明公开了一种压接式IGBT器件结构，包括：圆形IGBT区；环形FRD区，设置于所述圆形IGBT区外侧，与所述圆形IGBT区同心设置；环形电流传感器区，设置于所述环形FRD区外侧，与所述圆形IGBT区同心设置；第一隔离区，设置于所述圆形IGBT区和所述环形FRD区之间；第二隔离区，设置于所述环形FRD区和所述环形电流传感器区之间；正面金属区，覆盖设置于所述圆形IGBT区和所述环形FRD区的正面；背面金属区，设置于所述压接式IGBT器件结构的背面。本发明提供的压接式IGBT器件结构可以有效提高大电流IGBT器件的良品率和可靠性。
- 一种压接式igbt器件结构
- [发明专利]一种BCD半导体器件-CN202010884171.0有效
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乔明;张书豪;李怡;袁章亦安;张波
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电子科技大学
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2020-08-28
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2023-09-22
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H01L27/06
- 本发明提供一种集成有SG‑VDMOS的BCD半导体器件，能够在一块芯片上同时集成两类JFET、两类VDMOS、LIGBT、七类LDMOS、低压NMOS、低压PMOS、低压NPN、低压PNP及四类二极管等二十类半导体器件，将应用在模拟电路中的Bipolar器件、开关电路中的功率器件、逻辑电路中的CMOS器件等各类横纵向器件集成到一起，节约成本的同时极大提高芯片集成度。不同于传统器件结构，该发明集成包含了槽型JFET、槽栅LIGBT、槽栅VDMOS、快恢复二极管，所集成的SG‑VDMOS与常规VDMOS相比能有效降低栅漏电容，降低了开关损耗，提升了开关速度，通过超结自然形成的槽状隔离结构贯穿整个漂移区将各个器件完全隔离，能够同时兼顾高的关断耐压和低的导通电阻，所述制造方法简单，工艺难度相对较低，构成的BCD器件可以用于消费电子、显示驱动等多种产品中。
- 一种bcd半导体器件
- [发明专利]三维半导体装置-CN202211532530.1在审
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李槿熙;金景洙
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三星电子株式会社
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2022-12-01
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2023-09-12
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H01L27/06
- 提供三维半导体装置。所述三维半导体装置包括：第一源极/漏极图案、第二源极/漏极图案、第三源极/漏极图案和第四源极/漏极图案，顺序地堆叠在基底上；接触结构，在第一源极/漏极图案至第四源极/漏极图案上；和接触线，在接触结构上。接触结构包括：第一源极/漏极图案上的第一有源接触件、第二源极/漏极图案上的第二有源接触件、第三源极/漏极图案上的第三有源接触件、和第四源极/漏极图案上的第四有源接触件。第一有源接触件的第一垂直延伸部分邻近于接触结构的一侧，第二有源接触件的第二垂直延伸部分邻近于接触结构的另一侧。第三有源接触件的第三垂直延伸部分置于第一垂直延伸部分与第二垂直延伸部分之间，更靠近第一垂直延伸部分。
- 三维半导体装置
- [发明专利]半导体集成电路装置-CN201810058855.8有效
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田中贵英
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富士电机株式会社
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2018-01-22
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2023-09-08
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H01L27/06
- 本发明提供能够抑制本相中的误动作的半导体集成电路装置。在p‑型的半导体基板(30)的正面的表面层设有被HVJT(23)分离，且构成高侧电路区(21)的多个n型阱区(33)。在n型阱区(33)的内部，沿着大致矩形的n型阱区(33)的三个边(33a、33d、33b)选择性地设置有p型分离区(35)，在n型阱区(33)的被p型分离区(35)包围的区域配置有高侧驱动电路(12)。另外，在n型阱区(33)的内部，沿着n型阱区33的配置有p型分离区(35)的边(33a、33d、33b)以外的边(33c)设有第一VB拾取区(36)。至少一组相邻的n型阱区(33)的配置有第一VB拾取区(36)的边(33c)彼此隔着相间区域(24)(p型扩散区34)对置。
- 半导体集成电路装置
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