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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]具有对准键的半导体装置及其制造方法-CN201710858966.2有效
发明人：申树浩;李周益;李俊镐;李基硕;金光敏;文一荣;朴济民;徐范锡;尹灿植;李昊仁 -专利权人：三星电子株式会社
申请日： 2017-09-21 - 公布日： 2021-11-23 - 主分类号： H01L23/544 文献下载
摘要：提供一种具有对准键的半导体装置及其制造方法。对准键在基底上，该对准键包括：第一子对准键图案，具有顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分；以及下导电图案，在对准键沟槽中。对准键沟槽包括：上沟槽，设置在覆盖介电图案中且具有第一宽度；以及下沟槽，从上沟槽向下延伸且具有比第一宽度小的第二宽度。下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。
具有对准半导体装置及其制造方法

[发明专利]制造半导体器件的方法-CN201710061548.0有效
发明人： 尹灿植;李基硕;金桐耳吾 -专利权人：三星电子株式会社
申请日： 2017-01-26 - 公布日： 2021-11-02 - 主分类号： H01L21/027 文献下载
摘要：一种制造半导体器件的方法包括在包含第一区和第二区的衬底上形成第一模型图案的特征，以及从第一区到第二区形成覆盖第一模型图案的第一绝缘层。该方法还包括在第二区中的第一绝缘层上形成光致抗蚀剂图案，从第一区到第二区形成覆盖第一区中的第一绝缘层和第二区中的光致抗蚀剂图案的第二绝缘层，蚀刻第二绝缘层，去除光致抗蚀剂图案，以及形成在第一区中具有第一宽度的第一双重图案化技术图案和在第二区中具有第二宽度的第二双重图案化技术图案，其中第二宽度不同于所述第一宽度。
制造半导体器件方法

[发明专利]制造存储器件的方法-CN201711021196.2有效
发明人：李基硕;金大益;金根楠;金奉秀;朴济民;尹灿植;黄有商 -专利权人：三星电子株式会社
申请日： 2017-10-27 - 公布日： 2021-09-21 - 主分类号： H01L21/8238 文献下载
摘要：提供了制造存储器件的方法。该方法可以包括形成掩模图案，该掩模图案包括彼此平行并在基板的第一区域上延伸的多个线形部分。掩模图案可以在基板的第二区域上延伸。该方法还可以包括利用掩模图案作为掩模在第一区域中形成多个字线区域、分别在该多个字线区域中形成多条字线、以及从第二区域去除掩模图案以暴露第二区域。在从第二区域去除掩模图案之后掩模图案可以保留在第一区域上。该方法还可以包括在第二区域上形成沟道外延层，同时利用掩模图案作为沟道外延层在第一区域上生长的阻挡物。
制造存储器件方法

[发明专利]用于制造半导体器件的方法-CN201710152713.3有效
发明人： 尹灿植;李基硕;金桐吾;金容才 -专利权人：三星电子株式会社
申请日： 2017-03-15 - 公布日： 2021-03-30 - 主分类号： H01L21/02 文献下载
摘要：提供了用于制造半导体器件的方法。所述方法包括：在基底中形成在第一方向上延伸的栅极线，在栅极线的侧表面上形成杂质区，在基底上形成绝缘膜图案，绝缘膜图案在第一方向上延伸并且包括被构造为暴露杂质区的第一通孔，在第一通孔上形成阻挡金属层，形成填充第一通孔并且电连接到杂质区的导电线接触件，在导电线接触件和绝缘膜图案上形成第一掩模图案，第一掩模图案在与第一方向不同的第二方向上延伸，第一掩模图案包括第一开口，通过利用第一掩模图案执行光刻工艺形成接合垫，通过部分地蚀刻阻挡金属层去除阻挡金属层的角部。
用于制造半导体器件方法

[发明专利]包括栅极间隔物结构的集成电路器件-CN201910644431.4在审
发明人： 尹灿植;金桐晤;朴济民;李基硕 -专利权人：三星电子株式会社
申请日： 2019-07-17 - 公布日： 2020-03-20 - 主分类号： H01L27/088 文献下载
摘要：一种集成电路器件包括在基层上的栅极堆叠结构以及在栅极堆叠结构的相反侧壁上且在基层上的栅极间隔物结构，栅极堆叠结构具有栅极绝缘层和在栅极绝缘层上的栅极结构，栅极绝缘层具有在基层上并具有第一相对电容率的第一电介质层，栅极间隔物结构包括位于基层上的掩埋在位于栅极间隔物结构的下部处的栅极绝缘层的凹陷孔中的掩埋电介质层，掩埋电介质层包括与第一电介质层相同的材料。
包括栅极间隔结构集成电路器件

[发明专利]集成电路装置-CN201811583019.8在审
发明人：金桐*;李基硕;尹灿植;朴济民;安佑松 -专利权人：三星电子株式会社
申请日： 2018-12-24 - 公布日： 2019-11-22 - 主分类号： H01L23/498 文献下载
摘要：一种集成电路装置包括：衬底，其具有包括第一有源区的单元阵列区域和包括第二有源区的外围电路区域；直接接触件，其连接至单元阵列区域中的第一有源区；位线结构，其连接至单元阵列区域中的直接接触件；以及外围电路区域中的第二有源区上的外围电路栅极结构，其中，外围电路栅极结构包括各自掺杂有彼此掺杂浓度不同的载流子杂质的两个掺杂的半导体层。
源区单元阵列区域外围电路区域外围电路栅极结构掺杂载流子集成电路装置半导体层位线结构掺杂的衬底

[发明专利]半导体装置-CN201910238662.5在审
发明人：李基硕;尹灿植;金桐*;李明东 -专利权人：三星电子株式会社
申请日： 2019-03-27 - 公布日： 2019-11-01 - 主分类号： H01L29/423 文献下载
摘要：公开了一种半导体装置，半导体装置包括：基底，包括第一区域和第二区域；第一栅极图案，位于第一区域的基底上；以及第二栅极图案，位于第二区域的基底上。第一栅极图案包括顺序地堆叠的第一高k介电图案、第一N型含金属图案和第一P型含金属图案。第二栅极图案包括顺序地堆叠的第二高k介电图案和第二P型含金属图案。
栅极图案半导体装置金属图案基底第二区域第一区域介电图案堆叠

[发明专利]半导体器件及其制造方法-CN201910011917.4在审
发明人： 尹灿植;金桐晤;李基硕;赵诚学;朴济民 -专利权人：三星电子株式会社
申请日： 2019-01-07 - 公布日： 2019-07-16 - 主分类号： H01L21/762 文献下载
摘要：一种半导体器件包括：衬底，包括单元区域和外围电路区域；单元绝缘图案，设置在衬底的单元区域中，限定单元有源区域；以及外围绝缘图案，设置在衬底的外围电路区域中，限定外围有源区域。外围绝缘图案包括具有第一宽度的第一外围绝缘图案和具有第二宽度的第二外围绝缘图案，第二宽度大于第一宽度。第一外围绝缘图案和第二外围绝缘图案中的至少一个的最上表面比单元绝缘图案的最上表面定位得更高。
绝缘图案外围衬底外围电路区域半导体器件单元区域上表面源区域限定单元制造

[发明专利]包括钝化间隔物的半导体器件及其制造方法-CN201811205075.8在审
发明人：洪智硕;尹灿植;文一荣;朴济民;李基硕;韩正勋 -专利权人：三星电子株式会社
申请日： 2018-10-16 - 公布日： 2019-04-30 - 主分类号： H01L21/48 文献下载
摘要：提供了一种包括钝化间隔物的半导体器件及其制造方法。制造半导体器件的方法包括提供衬底以及在所述衬底上形成层间绝缘层。所述方法包括在所述层间绝缘层中形成初步通孔。所述方法包括在所述初步通孔的内侧表面上形成钝化间隔物。所述方法包括使用所述钝化间隔物作为蚀刻掩模来形成通孔。所述方法包括在所述通孔中形成导电通路。所述钝化间隔物包括与包含在所述层间绝缘层中的绝缘材料不同的绝缘材料。
间隔物钝化通孔半导体器件层间绝缘层绝缘材料衬底绝缘层制造导电通路内侧表面蚀刻掩模

[发明专利]半导体器件及制造其的方法-CN201711372376.5在审
发明人： 尹灿植;李基硕;郑基旭;金桐晤;李昊仁;朴济民;朴硕汉;洪镇宇;张燽娟;丁贤玉;徐有辰 -专利权人：三星电子株式会社
申请日： 2017-12-19 - 公布日： 2018-06-26 - 主分类号： H01L21/762 文献下载
摘要：可以提供一种半导体器件，其包括具有第一沟槽的衬底、在第一沟槽的内侧面上的第一绝缘衬垫、以及在第一子沟槽的内侧面上的第二绝缘衬垫，第一子沟槽由第一沟槽中的第一绝缘衬垫限定，在垂直于衬底的顶表面的方向上邻接第一子沟槽的内侧面的第二绝缘衬垫的顶部水平不同于第一沟槽外部的衬底的顶表面。
绝缘衬垫衬底半导体器件顶表面邻接垂直外部制造

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