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[发明专利]光电神经形态突触器件及其制备方法-CN202310708536.8在审
发明人：李庆轩;杨雅芬;张卫 -专利权人： 上海集成电路制造创新中心有限公司
申请日： 2023-06-14 - 公布日： 2023-09-15 - 主分类号： H10K30/10 文献下载
摘要：本发明提供了一种光电神经形态突触器件及其制备方法，所述光电神经形态突触器件包括衬底、绝缘层、电荷捕获层、隧穿层、有机半导体层、源极和漏极；绝缘层形成在衬底上；电荷捕获层形成在绝缘层上；隧穿层形成在电荷捕获层上；有机半导体层形成在隧穿层上，有机半导体层作为沟道用于载流子传输；有机半导体层的材料包括2,7‑二辛基[1]苯并噻吩并[3,2‑B]苯并噻吩；源极和漏极分别形成在有机半导体层上。本发明的光电神经形态突触器件能够在低强度的光下被激发出现各种突触性能，实现视觉适应。本发明同时提供了一种光电神经形态突触器件的制备方法。
光电神经形态突触器件及其制备方法

[发明专利]环栅结构源漏的外延制备方法以及环栅结构-CN202111070720.1有效
发明人：徐敏;刘桃;汪大伟;王晨;张卫;徐赛生;吴春蕾 -专利权人： 上海集成电路制造创新中心有限公司;复旦大学
申请日： 2021-09-13 - 公布日： 2023-09-08 - 主分类号： H01L21/8234 文献下载
摘要：本发明提供了一种环栅结构源漏的外延制备方法以及环栅结构，其中的方法包括：提供一衬底，在所述衬底上形成多个鳍片，沿沟道方向，相邻的两个鳍片之间具有凹槽；在所述衬底上淀积非晶硅层；对所述非晶硅层进行退火，以使所述非晶硅层结晶形成单晶硅层；以所述单晶硅层的表面为起始表面，外延生长锗硅材料，形成锗硅体层；在所述锗硅体层形成环栅结构的源/漏区；通过在凹槽淀积非晶硅层，然后将非晶硅层经过退火处理结晶成单晶硅层，以单晶硅层为起始表面生长锗硅体层的方法，能够制备出无位错高质量的硅锗体层，为沟道提供足够的应力，提升环栅器件的空穴迁移率，进而提高环栅器件的开启电流。
结构外延制备方法以及

[发明专利]内侧墙沟槽的制备方法、内侧墙、电子设备及制备方法-CN202310543733.9在审
发明人：钱乐雯;孙新;刘桃;汪大伟;杨静雯;陈鲲;徐敏;吴春蕾;王晨;徐赛生;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2023-05-15 - 公布日： 2023-08-29 - 主分类号： H01L21/336 文献下载
摘要：本发明提供了一种内侧墙沟槽的制备方法，包括：提供一待刻蚀对象；待刻蚀对象包括：衬底以及形成于衬底上的沿远离衬底方向上间隔堆叠的若干沟道层与若干牺牲层；对待刻蚀对象沿第一方向进行刻蚀，直至衬底的表层，以形成源漏空腔；同时对待刻蚀对象中的牺牲层沿第二方向进行刻蚀，以形成内侧墙空腔；其中，第一方向表征了若干沟道层与若干牺牲层堆叠的方向；第二方向垂直于第一方向；其中，对牺牲层沿第二方向进行刻蚀时，刻蚀速率为：0.05nm/s‑0.3nm/s。本发明提供的技术方案，解决了沟道层过久暴露在刻蚀环境中造成刻蚀损伤的问题，进而实现了器件电学性能的提升，同时避免了后续的源漏SiGe外延工艺可能产生的不利影响。
内侧沟槽制备方法电子设备

[发明专利]混合导通机制围栅晶体管及制作方法，设备及制作方法-CN202310630971.3在审
发明人：吴春蕾;许煜民;沈伯佥;赵斐;杨子辰;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2023-05-31 - 公布日： 2023-08-22 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了混合导通机制围栅晶体管，包括：围栅MOSFET器件，包括衬底、第一源区、第一漏区、第一栅介质层以及围栅沟道控制栅；其中，第一源区与第一漏区中掺杂有第一离子；第二源区，形成于衬底与第一源区之间，第二漏区，形成于衬底与第一漏区之间，且第二源区与第二漏区的高度不低于第一源区和第一漏区之间的衬底的高度；其中，第二漏区中掺杂有第一离子，第二源区中掺杂有第二离子；底部控制栅；底部控制栅覆盖衬底上的栅介质层的表面；围栅沟道控制栅覆盖底部控制栅的表面，且底部控制栅与围栅沟道控制栅之间的功函数之差大于0.5eV。该技术方案解决了底部亚阈值区的小于60mV/dec的超陡亚阈值摆幅特性无法凸显的问题。
混合机制晶体管制作方法设备

[发明专利]一种硅通孔结构及其制备方法-CN202011327453.7有效
发明人：朱宝;陈琳;孙清清;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2020-11-24 - 公布日： 2023-08-22 - 主分类号： H01L23/528 文献下载
摘要：本发明提供了一种硅通孔结构及其制备方法，所述硅通孔结构包括：衬底结构；通孔结构，所述通孔结构贯穿所述衬底结构上下两端；沟槽结构，所述沟槽结构设置在所述通孔结构内壁；金属互连结构，所述金属互连结构设置在所述沟槽结构内壁；其中，所述金属互连结构上下两端分别设置有顶部金属接触层和底部金属接触层，所述顶部金属接触层和底部金属接触层均与所述金属互连结构电连接，本发明的硅通孔结构不仅能够实现芯片之间的上下互连，而且具有良好的散热效果。
一种硅通孔结构及其制备方法

[发明专利]具有温度传感功能的绝缘栅双极型晶体管及其制备方法-CN202310747997.6在审
发明人：徐航;杨雅芬;张卫 -专利权人： 上海集成电路制造创新中心有限公司
申请日： 2023-06-21 - 公布日： 2023-08-18 - 主分类号： H01L29/739 文献下载
摘要：本发明提供了一种具有温度传感功能的绝缘栅双极型晶体管及其制备方法，包括N型硅衬底、在所述N型硅衬底的正面形成的栅极结构和发射极结构，以及在所述N型硅衬底背面形成的集电极结构；其中，所述栅极结构位于所述发射极结构的下方，所述栅极结构包括依次间隔设置的第一假控制栅、控制栅和第二假控制栅；位于所述N型硅衬底上正面的两侧形成有正面P型阱区，所述正面P型阱区分别将所述第一假控制栅和所述第二假控制栅包裹，且所述正面P型阱区的上方注入N+，以形成温度传感区，所述温度传感区用于检测温度。本发明提供的绝缘栅双极型晶体管制备工艺简单，提高了温度检测的准确性、降低了关断损耗。
具有温度传感功能绝缘栅双极型晶体管及其制备方法

[发明专利]底部U型栅围栅晶体管器件及制作方法、设备及制作方法-CN202310630991.0在审
发明人：吴春蕾;许煜民;沈伯佥;赵斐;杨子辰;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2023-05-31 - 公布日： 2023-08-15 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种底部U型栅围栅晶体管器件，其中，包括衬底、第一源区、第一漏区、第一控制栅以及第一沟道层；其中，第一源区与第一漏区中掺杂有第一离子；第一沟道层表征了最接近衬底的沟道层；第一控制栅表征了最接近衬底的控制栅；第二源区，形成于衬底与第一源区之间，第二漏区，形成于衬底与第一漏区之间，且第一离子的类型与第二离子的类型不同；其中，第一控制栅沟道层的沿第二方向上的厚度高于其他控制栅沿第二方向上的厚度；第二源区与第二漏区的第一面沿第二方向上的高度不高于第一沟道层的底面，且第二面不低于二者之间的衬底的表面。该技术方案在防止底部寄生沟道泄漏的同时，解决了围栅晶体管器件中存在的源漏直接隧穿的问题。
底部型栅围栅晶体管器件制作方法设备

[发明专利]动态随机存取存储器及其制作方法-CN202110720222.0有效
发明人：朱宝;陈琳;孙清清;尹睿;张卫 -专利权人： 上海集成电路制造创新中心有限公司;复旦大学
申请日： 2021-06-28 - 公布日： 2023-08-08 - 主分类号： H10B12/00 文献下载
摘要：本发明提供了一种动态随机存取存储器，包括衬底、晶体管、介质叠层、电容器和导电柱，所述晶体管设置于所述衬底的上表面，所述介质叠层设置于所述衬底的上表面，且部分所述介质叠层包覆所述晶体管，所述导电柱设有若干个，且所述导电柱分别与所述晶体管和所述电容器电接触，所述电容器设置于所述介质叠层，且所述电容器的底部与所述衬底的上表面的最小轴向距离大于0，使得降低了半导体衬底对电容器的电学干扰，从而可以增大电容器的品质因子，减少漏电流，避免了动态随机存取存储器占据较大空间，保证了动态随机存取存储器具有较大的存储密度。本发明提供了所述动态随机存取存储器的制作方法。
动态随机存取存储器及其制作方法

[发明专利]一种人工突触器件及其制备方法-CN202310335624.8在审
发明人：李庆轩;杨雅芬;张卫 -专利权人： 上海集成电路制造创新中心有限公司
申请日： 2023-03-30 - 公布日： 2023-06-30 - 主分类号： H10N97/00 文献下载
摘要：本发明提供了一种人工突触器件及其制备方法，包括衬底；设于所述衬底上的铁电聚合物层；设于所述铁电聚合物层上的顶部电极。本发明基于聚偏氟乙烯共聚物的所述人工突触器件具有良好的突触功能，实现了超低功耗。制备方法简单，避免采用高温化学方法来制备具有的柔性衬底的人工突触器件，使得所述人工突触器件在物理形态上与生物系统更加兼容，同时避免了柔性衬底在高温条件下容易变形的问题。并且基于柔性衬底的人工突触器件即使在多次弯曲循环后，器件的铁电性能仍保持稳定。
一种人工突触器件及其制备方法

[发明专利]柔性有机场效应晶体管结构及其制备方法-CN202310313671.2在审
发明人：李庆轩;杨雅芬;张卫 -专利权人： 上海集成电路制造创新中心有限公司
申请日： 2023-03-27 - 公布日： 2023-06-23 - 主分类号： H10K10/46 文献下载
摘要：本发明提供了一种柔性有机场效应晶体管结构，包括柔性衬底；覆盖所述柔性衬底的阻挡层；覆盖所述阻挡层的电荷存储层；覆盖所述电荷存储层的隧穿电介质层；覆盖所述隧穿电介质层的有机半导体沟道层；设于所述有机半导体沟道层两端上的源极和漏极；其中，所述有机半导体沟道层材料包括2,7‑二辛基[1]苯并噻吩并[3,2‑b]苯并噻吩。本发明解决了由于传统浮栅闪存的复杂工艺流程和高处理温度，使其难以在柔性衬底上制备的问题。
柔性有机场效应晶体管结构及其制备方法

[发明专利]一种围栅隧穿场效应晶体管以及制作方法-CN202211566349.2在审
发明人：吴春蕾;许煜民;沈伯佥;赵斐;杨子辰;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2022-12-07 - 公布日： 2023-06-23 - 主分类号： H01L29/739 文献下载
摘要：本发明提供了一种围栅隧穿场效应晶体管，包括：衬底；衬底上包括：第一外延区、第二外延区、第一沟道区、第二沟道区以及第三沟道区；第一外延层形成于第一外延区；第二外延层形成于第二外延区；若干第一沟道层沿远离衬底的方向上堆叠，且相邻两第一沟道层之间通过沟道空腔间隔；其中，第一沟道层包括第一沟道部、第二沟道部以及第三沟道部；内侧墙；填充于第一沟道区和第三沟道区的沟道空腔中；第二沟道层、栅介质层以及控制栅；均形成于第二沟道区中；其中，第一沟道部中掺杂有第一离子，第二沟道层中掺杂有第二离子；第一离子和第二离子的类型不同；以解决如何增大围栅隧穿场效应晶体管的开态电流的问题。
一种围栅隧穿场效应晶体管以及制作方法

[发明专利]混合导通机制围栅晶体管及其制作方法-CN202211730768.5在审
发明人：吴春蕾;许煜民;沈伯佥;赵斐;杨子辰;张卫;徐敏 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2022-12-30 - 公布日： 2023-06-09 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种混合导通机制围栅晶体管，包括围栅MOSFET器件、第二源区与第二漏区；围栅MOSFET器件包括衬底、第一源区以及第一漏区；第一源区与第一漏区中参杂有第一离子；第二源区形成于衬底与第一源区之间，第二漏区形成于衬底与第一漏区之间，且第二源区、第二漏区的高度不低于第一源区和第一漏区之间的衬底的高度；第二漏区中掺杂有第一离子，第二源区中掺杂有第二离子。该技术方案解决了围栅MOSFET器件的底部寄生沟道电流泄漏的问题，并且通过增设第二源区和第二漏区，相当于在传统围栅MOSFET器件的底部并联了隧穿场效应晶体管TFET器件结构，可以实现围栅沟道扩散漂移电流和底部沟道带带隧穿电流混合导通，以获得更优的超陡开关特性。
混合机制晶体管及其制作方法

[发明专利]一种铁电隧道结器件及制备方法-CN202211411896.3在审
发明人：刘逸伦;杨雅芬;张卫 -专利权人： 上海集成电路制造创新中心有限公司
申请日： 2022-11-11 - 公布日： 2023-06-06 - 主分类号： H10N70/20 文献下载
摘要：本发明公开了一种铁电隧道结器件及制备方法，铁电隧道结器件自下而上包括：衬底；第一电极层；铁电层；第二电极层；所述铁电层中设有将所述铁电层上下隔断以控制所述铁电层晶粒尺寸的第一金属氧化物层，所述铁电层具有第一带隙，所述第一金属氧化物层具有与所述第一带隙不同的第二带隙，以在所述铁电层上形成具有对称冠状能带的第一叠层结构。本发明的方法简单，可以实现膜层的大面积生长，且制备出的FTJ器件具有更大的隧穿电阻比，更小的功耗以及较好的耐受性，从而具有更优秀的可靠性，提高了器件性能。
一种隧道器件制备方法

[发明专利]一种实现阈值电压调节的薄膜晶体管及制备方法-CN202211412472.9在审
发明人：顾正豪;杨雅芬;张卫 -专利权人： 上海集成电路制造创新中心有限公司
申请日： 2022-11-11 - 公布日： 2023-06-06 - 主分类号： H01L21/34 文献下载
摘要：本发明公开了一种实现阈值电压调节的薄膜晶体管及制备方法，制备方法包括：提供衬底，在所述衬底上形成二维材料薄膜层；对所述二维材料薄膜层进行第一种掺杂类型的掺杂；在所述衬底上形成由掺杂后的所述二维材料薄膜层形成的沟道区，以形成薄膜晶体管；其中，在对所述二维材料薄膜层进行掺杂时，通过控制掺杂量，实现对形成后的薄膜晶体管的阈值电压的前置调节。本发明制备工艺简单稳定，有利于针对多种大面积二维材料薄膜层的掺杂，且与CMOS工艺兼容，有利于大规模量产。
一种实现阈值电压调节薄膜晶体管制备方法

[发明专利]一种高集成密度半浮栅存储器及其制备方法-CN202010400578.1有效
发明人：朱宝;陈琳;孙清清;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2020-05-13 - 公布日： 2023-05-19 - 主分类号： H10B12/00 文献下载
摘要：本发明属于集成电路存储器技术领域，具体涉及一种低高集成密度半浮栅存储器及其制备方法。本发明高集成密度半浮栅存储器采用双U型槽结构，分别形成浮栅晶体管和隧穿晶体管的沟道区域。该设计能够同时削弱浮栅晶体管和隧穿晶体管的短沟道效应，从而有利于存储器尺寸的不断缩小，进一步可以增大集成密度。同时，在浮栅晶体管的U型槽侧壁直接形成开口，使得浮栅可以直接与隧穿晶体管的沟道接触，有利于进一步增加集成密度。
一种集成密度半浮栅存储器及其制备方法

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