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[发明专利]一种半浮栅存储器结构及其制作方法-CN201410093029.9有效
发明人：康劲;卜伟海;王文博 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2014-03-13 - 公布日： 2018-09-25 - 主分类号： H01L27/11521 文献下载
摘要：本发明公开了一种半浮栅存储器结构及其制作方法，位于半导体衬底上的栅极介质层；位于所述栅极介质层中的浮栅接触区；位于所述栅极介质层上的半浮栅，所述半浮栅包括第一半浮栅和第二半浮栅；位于所述半浮栅表面以及侧面的隔离介质层；位于所述第二半浮栅上的控制栅极；位于所述控制栅极两侧的第一侧墙；位于未覆盖有所述控制栅极的所述隔离介质层两侧的第二侧墙；其中，所述第二半浮栅完全覆盖所述浮栅接触区，所述控制栅极包裹所述第二半浮栅。根据本发明制备的半浮栅存储器结构以及实现方法，将提高存储器的读写速度，半浮栅存储器的结构简单，而且有助于在MOSFET晶体管中实现半浮栅存储器的功能。
一种半浮栅存储器结构及其制作方法

[发明专利]一种兼容半浮栅器件和逻辑器件的制备方法-CN202310175057.4在审
发明人：刘珩;张萌;冷江华;关天鹏 -专利权人：上海华力集成电路制造有限公司
申请日： 2023-02-27 - 公布日： 2023-06-23 - 主分类号： H10B41/00 文献下载
摘要：本申请提供一种兼容半浮栅器件和逻辑器件的制备方法，包括：提供的衬底包括半浮栅器件区域和逻辑器件区域，衬底中形成有多个浅沟槽隔离结构，在衬底上形成一保护层；去除位于半浮栅器件区域的保护层；在半浮栅器件区域的衬底中形成多个凹槽；在半浮栅器件区域的衬底和凹槽的内壁上形成栅极介质层；刻蚀栅极介质层以露出部分衬底，形成接触窗口；在半浮栅器件区域形成半浮栅结构，其通过接触窗口与衬底直接接触；去除保护层；在衬底上形成多个牺牲栅极结构，位于半浮栅器件区域的牺牲栅极结构覆盖半浮栅结构的两侧侧壁和部分顶部；刻蚀露出的半浮栅结构的中间部分，直至露出凹槽之间的衬底。形成半浮栅结构的过程不会改变逻辑器件区域的形貌。
一种兼容半浮栅器件逻辑制备方法

[发明专利]半浮栅存储器单元及半浮栅存储器阵列-CN201410128888.7有效
发明人：刘伟;刘磊;王鹏飞 -专利权人：苏州东微半导体有限公司
申请日： 2014-04-01 - 公布日： 2018-08-03 - 主分类号： H01L27/11521 文献下载
摘要：本发明属于动态随机存储器技术领域，具体涉及一种半浮栅存储器单元及半浮栅存储器阵列。本发明的半浮栅存储器单元包括：一个源区、一个漏区、一个U形沟道区、一个设有缺口的浮栅、在所述缺口内设有控制栅、在所述浮栅与漏区之间设有隧穿晶体管。本发明还揭示了由多个本发明的半浮栅存储器单元组成半浮栅存储器阵列。在半浮栅存储器阵列中，对选中的其中一个半浮栅存储器单元写入数据时，施加在字线和位线上的电压对其它半浮栅存储器单元的存储状态影响较小，提高了半导体存储器芯片的存储性能。
半浮栅存储器单元阵列

[发明专利]一种低隧穿漏电半浮栅晶体管及其制备方法-CN201811539674.3在审
发明人：张卫;陈琳;孙清清 -专利权人：复旦大学
申请日： 2018-12-17 - 公布日： 2019-05-10 - 主分类号： H01L29/788 文献下载
摘要：本发明属于集成电路器件制造技术领域，具体为一种低隧穿漏电半浮栅晶体管及其制备方法。本发明中，低隧穿漏电半浮栅晶体管的控制栅及其栅介质层采用高K/金属栅结构，能够进一步减小半浮栅器件栅极的漏电流，提高晶体管的开关速度，并降低功耗。该低隧穿漏电半浮栅晶体管有望在未来集成电路半浮栅器件的制造中得到应用，并且可以有效降低半浮栅器件的漏极电压，从而提高半浮栅器件的速度、降低功耗。此外，本发明的半浮栅晶体管制备方法工艺步骤更加简化，能够进一步降低生产成本。
浮栅晶体管漏电浮栅器件隧穿降低功耗制备集成电路器件制造制备方法工艺金属栅结构漏极电压栅介质层控制栅漏电流晶体管减小集成电路应用制造

[发明专利]一种基于缺陷俘获材料的半浮栅存储器及其制备方法-CN202010346220.5有效
发明人：朱宝;陈琳;孙清清;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2020-04-27 - 公布日： 2023-02-07 - 主分类号： H10B12/00 文献下载
摘要：本发明属于半导体存储器技术领域，具体为一种基于缺陷俘获材料的半浮栅存储器及其制备方法。本发明的半浮栅存储器包括：半导体衬底，为第一掺杂类型；半导体衬底表面的半浮栅阱区，为第二掺杂类型；贯穿半浮栅阱区的U型槽；覆盖U型槽表面的第一栅介质层，在半浮栅阱区形成开口；覆盖第一栅介质层的第一金属栅，在开口处与半浮栅阱区接触；覆盖第一金属栅的浮栅；覆盖浮栅表面和部分半浮栅阱区表面的第二栅介质层，覆盖第二栅介质层的第二金属栅；位于第一栅极叠层和第二栅极叠层两侧的栅极侧墙；位于第一栅极叠层和第二栅极叠层两侧的源极和漏极；浮栅为缺陷俘获材料。
一种基于缺陷俘获材料半浮栅存储器及其制备方法

[发明专利]一种半浮栅存储器的制造工艺及半浮栅存储器-CN202110448993.9有效
发明人：陈琳;朱宝;孙清清;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2021-04-25 - 公布日： 2022-11-01 - 主分类号： H01L27/11521 文献下载
摘要：本发明提供了一种半浮栅存储器的制造工艺，包括：提供衬底；在衬底的上表面生成具有第一U型槽结构的半浮栅阱区，第一U型槽结构的底部与衬底接触设置；在半浮栅阱区上生成第一栅介质层；在第一栅介质层处向衬底方向开设第二U型槽结构延伸至半浮栅阱区，第二U型槽结构与第一U型槽结构间隔设置；在第一栅介质层和第二U型槽结构表面生成浮栅，浮栅覆盖第一栅介质层，且填充第一U形槽结构和第二U型槽结构，浮栅与半浮栅阱区在第二U型槽处连接构成二极管结构，本发明通过构筑U型槽结构形成半浮栅晶体管的沟道区域和二极管区域，来增大集成密度，提高电荷写入速度，同时可以大面积生产与现有制造工艺兼容。另外，本发明还提供了半浮栅存储器。
一种半浮栅存储器制造工艺

[发明专利]一种半浮栅存储器及其制备方法-CN202010346224.3有效
发明人：朱宝;陈琳;孙清清;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2020-04-27 - 公布日： 2022-06-21 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种半浮栅存储器及其制备方法。该半浮栅存储器包括：半导体衬底，其具有第一掺杂类型；半浮栅阱区，其具有第二掺杂类型，位于半导体衬底的上层区域；U型槽，贯穿半浮栅阱区，其底部处于半浮栅阱区的下边界；第一栅介质层覆盖U型槽的表面；浮栅覆盖第一栅介质层，并形成中间高、两边低的凸起形状；隧穿晶体管沟道层覆盖浮栅的中间凸起上表面；第二栅介质层形成在隧穿晶体管沟道层两侧并延伸覆盖浮栅表面，控制栅覆盖第二栅介质层和隧穿晶体管沟道层上表面；栅极侧墙，位于第一栅极叠层和第二栅极叠层两侧；源极和漏极，形成于半浮栅阱区中，位于第一栅极叠层和第二栅极叠层两侧。
一种半浮栅存储器及其制备方法

[发明专利]一种高擦写速度半浮栅存储器及其制备方法-CN202010346658.3有效
发明人：朱宝;陈琳;孙清清;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2020-04-27 - 公布日： 2022-06-21 - 主分类号： H01L27/108 文献下载
摘要：本发明属于集成电路存储器技术领域，具体为一种高擦写速度半浮栅存储器及其制备方法。本发明半浮栅存储器包括：含硅半导体衬底，具有第一掺杂类型；半浮栅阱区，具有第二掺杂类型；U型槽，贯穿半浮栅阱区，底部处于半浮栅阱区的下边界；第一栅介质覆盖U型槽表面，在半浮栅阱区形成开口；浮栅覆盖第一栅介质，位于开口处下方的半浮栅阱区形成金属硅化物；第二栅介质层包覆浮栅，控制栅覆盖第二栅介质层；栅极侧墙，位于第一栅极叠层和第二栅极叠层两侧；源区和漏区，具有第二掺杂类型，位于第一、第二栅极叠层两侧。
一种擦写速度半浮栅存储器及其制备方法

[发明专利]一种低操作电压半浮栅存储器及其制备方法-CN202010346656.4有效
发明人：朱宝;陈琳;孙清清;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2020-04-27 - 公布日： 2022-09-16 - 主分类号： H01L27/108 文献下载
摘要：本发明属于集成电路存储器技术领域，具体为一种低操作电压半浮栅存储器及其制备方法。本发明的半浮栅存储器包括：半导体衬底，具有第一掺杂类型；半浮栅阱区，具有第二掺杂类型；U型槽，贯穿半浮栅阱区，底部处于半浮栅阱区的下边界；第一栅介质层，覆盖U型槽的表面；第一金属栅覆盖第一栅介质层；第二栅介质层覆盖第一金属栅表面和部分半浮栅阱区表面，第二金属栅覆盖第二栅介质层，且第二栅介质层和第二金属栅在U型槽内部均有覆盖；栅极侧墙，位于第一栅极叠层和第二栅极叠层两侧；源电极和漏电极，位于第一栅极叠层和第二栅极叠层两侧。本发明半浮栅晶体管的开关速度增加，操作电压降低；控制栅对U型槽附近的沟道的控制能力有极大增加。
一种操作电压半浮栅存储器及其制备方法

[发明专利]一种半浮栅晶体管的制备方法、半浮栅晶体管及存储器件-CN202211139739.1在审
发明人：龚风丛;曹开玮 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2022-09-19 - 公布日： 2022-11-25 - 主分类号： H01L21/336 文献下载
摘要：本申请公开了一种半浮栅晶体管的制备方法、半浮栅晶体管及存储器件，该半浮栅晶体管的制备方法包括：提供基体，在基体的第一表面上设置有栅极绝缘层；在栅极绝缘层上形成第一栅极；去除从第一栅极中露出的部分栅极绝缘层以形成接触窗口；至少在接触窗口位置处形成第二栅极，第一栅极和第二栅极构成半浮栅晶体管的半浮栅层。通过上述方式，可以提高半浮栅晶体管接触窗口最终线宽的一致性。
一种半浮栅晶体管制备方法存储器件

[发明专利]一种高效编程的半浮栅晶体管及其制备方法-CN202111414299.1在审
发明人：晁鑫;王晨;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2021-11-25 - 公布日： 2022-03-04 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种高效编程的半浮栅晶体管及其制备方法。该高效编程的半浮栅晶体管，包括：衬底，其形成有P阱区、N阱区和U型槽，其中，N阱区位于P阱区上方，U型槽贯穿N阱区；半浮栅介质层，形成在U型槽表面并延伸覆盖一侧的部分N阱区表面，且在另一侧形成有窗口；半浮栅，覆盖半浮栅介质层并完全填充U型槽，且在窗口处与N阱区相接触；控制栅介质层、控制栅和掩膜层，控制栅介质层覆盖半浮栅，控制栅和掩膜层依次形成在控制栅介质层上；分离栅介质层和分离栅，分离栅介质层形成在N阱区表面并延伸覆盖部分掩膜层表面，分离栅覆盖分离栅介质层并填充分离栅区域；源区和漏区，分别形成在控制栅和分离栅两侧，N阱区中。
一种高效编程半浮栅晶体管及其制备方法

[发明专利]一种高速低漏电的分栅型半浮栅晶体管及其制备方法-CN202111437261.6在审
发明人：晁鑫;王晨;陈琳;孙清清;张卫 -专利权人：复旦大学
申请日： 2021-11-30 - 公布日： 2022-03-29 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种高速低漏电的分栅型半浮栅晶体管及其制备方法。该高速低漏电的分栅型半浮栅晶体管的衬底中形成有U形沟槽，半浮栅和控制栅均嵌入在该U形沟槽中，分离栅形成在半浮栅和控制栅上方，并且控制栅和分离栅均采用金属。
一种高速漏电分栅型半浮栅晶体管及其制备方法

[发明专利]一种∑型结构的半浮栅器件的制造方法-CN201510494525.X有效
发明人：张红伟 -专利权人：上海华力微电子有限公司
申请日： 2015-08-12 - 公布日： 2019-01-22 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种∑型结构的半浮栅器件的制造方法，包括：步骤1：提供半导体衬底；步骤2：通过2步刻蚀工艺在该区域形成∑型凹槽、源区和漏区；步骤3：形成栅介质层；步骤4：在形成有栅介质层的∑型凹槽中淀积具有第一掺杂类型的半浮栅，在所述半浮栅靠近所述源区的一侧刻蚀形成一个缺口；步骤5：在所述源区、半浮栅以及漏区表面待形成金属控制栅的区域形成绝缘介质层；步骤6：在所述绝缘介质层上栅形成金属控制栅和栅极侧墙；步骤7：形成源、漏接触区；步骤8：形成源电极、漏电极和栅电极。本发明可以使半浮栅晶体管的数据擦写更加容易、迅速，而通过∑型结构，具有较大的底切而引入更多地应力，从而有效提高半浮栅器件的性能。
一种结构半浮栅器件制造方法

[发明专利]一种半浮栅感光器件的制造方法-CN201310548645.4无效
发明人：孙清清;王鹏飞;张卫 -专利权人：复旦大学
申请日： 2013-11-06 - 公布日： 2014-02-12 - 主分类号： H01L27/146 文献下载
摘要：本发明属于半导体感光器件技术领域，具体为一种半浮栅感光器件的制造方法。本发明通过自对准工艺，只需要一步光刻便可以形成半浮栅感光器件的浮栅和控制栅，工艺过程简单，易于控制；同时，本发明采用多晶锗化硅作为半浮栅感光器件的浮栅材料，多晶锗化硅浮栅和硅衬底形成异质结结构，p型多晶锗化硅的价带顶高于p型硅的价带顶，使空穴有选择的流向p型多晶锗化硅浮栅，有利于空穴在多晶锗化硅浮栅中的保存，提高浮栅中空穴数目的稳定性，进而可以稳定输出电流。
一种半浮栅感光器件制造方法

[发明专利]存储器件的制作方法-CN202111115386.7在审
发明人：龚风丛;曹开玮 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2021-09-23 - 公布日： 2021-12-21 - 主分类号： H01L21/336 文献下载
摘要：本发明提供的存储器件的制作方法，包括：提供衬底；在衬底上形成栅极绝缘层和接触窗口；形成浮栅材料层；刻蚀浮栅材料层；执行氧化工艺，使浮栅材料层位于第一漏区一侧超出第一接触窗口的部分被氧化，以及浮栅材料层位于第二漏区一侧超出第二接触窗口的部分被氧化，形成侧墙氧化层；去除侧墙氧化层以及位于浮栅材料层覆盖范围以外的栅极绝缘层。如此一来，在接触窗口的靠近漏区一侧，衬底与半浮栅之间不再保留部分栅极绝缘层，半浮栅晶体管在工作时，降低了载流子进入半浮栅的势垒，降低了载流子被二氧化硅/硅界面缺陷捕获的风险，有助于提高载流子进入半浮栅的速度以及半浮栅晶体管的编程速度
存储器件制作方法

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