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[发明专利]一种半导体结构及其制备方法-CN202311039103.4在审
发明人：陈涛;钱坤;董琳;钱阳;黄厚恒 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2023-08-17 - 公布日： 2023-09-19 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种半导体结构及其制备方法，包括：衬底，所述衬底上形成多个有源区器件，相邻两个所述有源区器件之间的所述衬底的部分结构形成隔离器件；以及栅极结构，形成于所述隔离器件上，所述栅极结构包括偏移间隔层与栅极层，所述偏移间隔层形成于所述隔离器件上，所述偏移间隔层上形成有栅极槽，所述栅极层形成于所述栅极槽中。通过本发明公开的一种半导体结构及其制备方法，能够对栅极层进行防护。
一种半导体结构及其制备方法

[发明专利]一种半导体结构及其形成方法-CN201910220475.4有效
发明人：赵猛 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2019-03-21 - 公布日： 2023-09-19 - 主分类号： H01L27/088 文献下载
摘要：一种半导体结构及其形成方法，半导体结构包括：衬底，所述衬底上具有若干鳍部；多个存储单元，各所述存储单元包括横跨所述鳍部的栅极，以及位于所述栅极两侧的所述鳍部内的源漏掺杂区；凹槽，位于相邻所述存储单元之间的所述衬底内；隔离叠层，填充满所述凹槽，所述隔离叠层包括若干个膜层，所述隔离叠层中位于所述凹槽最底部的所述膜层的硬度最小。本发明有助于保证所述源漏掺杂区对沟道的应力。
一种半导体结构及其形成方法

[发明专利]一种自对准沟槽型碳化硅混合二极管结构及其制备方法-CN202311047818.4在审
发明人：任真伟;王晓 -专利权人：深圳平创半导体有限公司;重庆平创半导体研究院有限责任公司
申请日： 2023-08-21 - 公布日： 2023-09-15 - 主分类号： H01L27/08 文献下载
摘要：本发明属于半导体技术领域，具体涉及一种自对准沟槽型碳化硅混合二极管结构及其制备方法。本发明公开的半导体结构包括：N+碳化硅衬底；N‑缓冲层，设置于所述N+碳化硅衬底上方；N‑漂移层，设置于所述N‑缓冲层上方；所述N‑漂移层中刻蚀形成有多个沟槽，多个所述沟槽间互不连通且均沿垂直方向设置；氧化层，设置于所述沟槽内侧表面；填充层，设置于所述氧化层内，所述填充层的顶部与所述N‑漂移层的上表面重合以及第一P型阻挡区等，本发明的半导体结构兼具低导通压降以及低漏电流的特性，基于自对准工艺，本发明可在不额外增加掩膜层的基础上，实现多级沟槽型碳化硅混合二极管器件结构，达到优化正向导通特性以及反向漏电流的性能。
一种对准沟槽碳化硅混合二极管结构及其制备方法

[发明专利]系统级芯片及其制备方法-CN202310685324.2有效
发明人：宁丹;向建军 -专利权人：成都锐成芯微科技股份有限公司;上海锐麟微电子有限公司
申请日： 2023-06-12 - 公布日： 2023-09-15 - 主分类号： H01L27/088 文献下载
摘要：本发明涉及一种系统级芯片及其制备方法，其中系统级芯片包含：嵌入式存储模块、及其外围的数字模块，嵌入式存储模块中包含至少一个嵌入式存储单元，数字模块中包含第一MOS晶体管和至少一个标准单元；其中所述的标准单元包含第二MOS晶体管，所述的嵌入式存储单元包含第三MOS晶体管，第一、第二、和第三MOS晶体管各自包含一个栅极及其下方的栅氧层，其中第二和第三MOS晶体管的栅氧层厚度相同，都比第一MOS晶体管的栅氧层薄。本发明系统级芯片中外围标准单元和存储单元中的中栅氧晶体管，具有更小的面积、更低的工作电压、更小的功耗。
系统芯片及其制备方法

[发明专利]具有掩埋沟道阵列晶体管的极低温半导体器件-CN201910285190.9有效
发明人：刘敏秀;朴峸慜 -专利权人：爱思开海力士有限公司
申请日： 2019-04-10 - 公布日： 2023-09-15 - 主分类号： H01L27/088 文献下载
摘要：一种具有掩埋沟道阵列晶体管的极低温半导体器件包括：隔离区，其对衬底中具有第一P型离子浓度的有源区进行限定；衬底中的栅极结构；以及离子注入区，其在栅极结构下方的有源区中并且具有第二P型离子浓度，其中，栅极结构包括：栅极电介质层，其共形地设置在栅极沟槽的内侧壁上；下栅电极，其设置在栅极电介质层上；以及上栅电极，其设置在下栅电极上，其中，下栅电极具有比上栅电极相对更低的功函数。
具有掩埋沟道阵列晶体管低温半导体器件

[发明专利]半导体器件-CN202310210380.0在审
发明人：平林诚滋;小嶋勇介 -专利权人：瑞萨电子株式会社
申请日： 2023-03-07 - 公布日： 2023-09-12 - 主分类号： H01L27/088 文献下载
摘要：本公开涉及一种半导体器件，改进了包括主MOSFET和感测MOSFET的半导体器件的性能，主MOSFET和感测MOSFET具有双栅极结构，双栅极结构包括在沟槽内的栅极电极和场板电极。包括第二沟槽内的栅极电极和场板电极的主MOSFET和包括第四沟槽内的栅极电极和场板电极的用于电流检测的感测MOSFET分别被不同的终端环围绕。
半导体器件

[发明专利]半导体结构及其形成方法、存储器及其形成方法-CN202010343511.9有效
发明人：朱一明;平尔萱 -专利权人：长鑫存储技术有限公司
申请日： 2020-04-27 - 公布日： 2023-09-12 - 主分类号： H01L27/088 文献下载
摘要：本发明涉及一种半导体结构及其形成方法，一种存储器及其形成方法。所述半导体结构的形成方法包括：提供衬底，所述衬底上形成有牺牲层和位于所述牺牲层上的有源层；对所述有源层和所述牺牲层进行图形化，形成凹槽，所述凹槽将所述有源层和所述牺牲层分割为若干有源区；在所述凹槽内形成包围所述有源区的第一隔离层；对所述有源区内的有源层进行图形化，形成若干分立的有源图形，所述有源图形至少有一侧壁或端部与所述第一隔离层连接；沿相邻所述有源图形之间的开口去除所述牺牲层，形成位于所述有源图形底部与所述半导体衬底之间的间隙；在所述间隙内形成位线。上述方法能够减小晶体管的平面尺寸，提高存储器的存储密度。
半导体结构及其形成方法存储器

[发明专利]半导体结构及其形成方法-CN202010472421.X有效
发明人：张海洋;陈建;柯星 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2020-05-29 - 公布日： 2023-09-12 - 主分类号： H01L27/088 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：形成多个分立的叠层结构，叠层结构包括第一掺杂层、位于第一掺杂层上的半导体柱以及位于半导体柱上的第二掺杂层；形成保形覆盖半导体柱以及第二掺杂层的栅极材料层；在半导体柱之间形成层间介质层，层间介质层的顶面低于第二掺杂层的底面；对层间介质层露出的栅极材料层进行一次或多次原子层刻蚀处理，形成栅极结构，原子层刻蚀处理包括：在露出层间介质层的栅极材料层的表面形成有机物层，去除有机物层。有机物层使得栅极材料层最表面的原子与内层原子的键能进一步的减小，在去除有机物层的过程中，能够剥离栅极材料层最表面的原子，经过多次原子层刻蚀处理后，能够形成栅极结构。
半导体结构及其形成方法

[发明专利]三维半导体结构及其制作方法-CN201910862593.5有效
发明人：邱永振;薛胜元;李国兴;吴建良;康智凯;黄冠凯 -专利权人：联华电子股份有限公司
申请日： 2019-09-12 - 公布日： 2023-09-12 - 主分类号： H01L27/085 文献下载
摘要：本发明公开一种三维半导体结构及其制作方法，其中该三维半导体装置包含一缓冲层、一n型高电子移动率晶体管设置在该缓冲层的第一表面上、以及一p型高空穴移动率晶体管设置在该缓冲层与该第一表面相对的第二表面上。
三维半导体结构及其制作方法

[发明专利]半导体元件及其制造方法-CN201711170824.3有效
发明人：江国诚;程冠伦;王志豪 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-11-22 - 公布日： 2023-09-08 - 主分类号： H01L27/088 文献下载
摘要：一种半导体元件，包括半导体基板、自半导体基板向上延伸的第一及第二元件鳍片、及设置在半导体基板上及在第一与第二元件鳍片之间的填充鳍片，第一元件鳍片及第二元件鳍片沿一第一方向纵向延伸。填充鳍片包含介电材料且沿第一方向延伸，填充鳍片具有凹口。半导体元件进一步包括自第一元件鳍片的通道区域穿过凹口连续地延伸至第二元件鳍片的通道区域的第一栅极结构。
半导体元件及其制造方法

[发明专利]半导体装置-CN201910128015.9有效
发明人：东和幸;香西昌平 -专利权人：株式会社东芝
申请日： 2019-02-20 - 公布日： 2023-09-08 - 主分类号： H01L27/088 文献下载
摘要：本发明的实施方式关于半导体装置。实施方式的半导体装置具备：第1半导体层；第2半导体层；第1多层布线层，设置在第1半导体层与第2半导体层之间，具有多个第1导电层；第2多层布线层，设置在第1多层布线层与第2半导体层之间，具有多个第2导电层；第1晶体管，具有第1半导体层中的第1杂质区域；第2晶体管，具有第2半导体层中的第2杂质区域；第1孔，将第1半导体层、第1多层布线层、第2多层布线层及第2半导体层贯通；第2孔，将第1半导体层、第1多层布线层、第2多层布线层及第2半导体层贯通；第1电极，设置在第1多层布线层中；及第2电极，设置在第1多层布线层中，夹着第1孔而与第1电极对置。
半导体装置

[发明专利]用于晶体管接触部的自对准互连特征-CN202310125889.5在审
发明人： L·P·古勒尔;C·D·穆纳辛哈;M·昌德霍克;C·H·华莱士;T·加尼 -专利权人：英特尔公司
申请日： 2023-02-01 - 公布日： 2023-09-05 - 主分类号： H01L27/088 文献下载
摘要：公开了用于晶体管接触部的自对准互连特征。一种集成电路包括：(i)具有耦合到第一源极或漏极接触部的第一源极或漏极区域和第一栅极电极的第一晶体管装置，(ii)具有耦合到第二源极或漏极接触部的第二源极或漏极区域和第二栅极电极的第二晶体管装置，(iii)第一和第二源极或漏极接触部上方的第一电介质材料，(iv)第一和第二栅极电极上方的第二电介质材料，(v)第一和第二电介质材料上方的第三电介质材料，以及(vi)位于第一源极或漏极接触部上方并且与其导电地耦合的互连特征。在示例中，互连特征包括在第三电介质材料内延伸的导电材料的上主体和在第一电介质材料内延伸的导电材料的下主体，在上主体与下主体之间具有界面。
用于晶体管接触对准互连特征

[发明专利]利用分隔件结构的半导体器件-CN201710600268.2有效
发明人：朴相真;高镛璿;黄寅奭 -专利权人：三星电子株式会社
申请日： 2017-07-21 - 公布日： 2023-09-05 - 主分类号： H01L27/088 文献下载
摘要：本发明涉及利用分隔件结构的半导体器件。半导体器件可以包括：场绝缘层，位于基底上；栅极结构，位于基底上且与场绝缘层分开；第一分隔件结构，位于栅极结构的侧壁和下表面上且与场绝缘层分开；第二分隔件结构，位于场绝缘层的上表面的被栅极结构叠置的部分上。
利用分隔结构半导体器件

[发明专利]一种场效应晶体管器件及其控制方法-CN202110764781.1有效
发明人：埃里克·布劳恩;詹姆斯·阮 -专利权人：成都芯源系统有限公司
申请日： 2021-07-07 - 公布日： 2023-09-05 - 主分类号： H01L27/088 文献下载
摘要：公开了场效应晶体管器件及其制造方法。场效应晶体管器件包括具有第一导电类型的衬底、具有第二导电类型的第一漏极区、位于衬底上方并和第一漏极区接触的第一漏极接触、具有第二导电类型的第二漏极区、位于衬底上方并和第二漏极区接触的第二漏极接触、具有第二导电类型的源极区、位于衬底上方并和源极区相接触的源极接触、位于源极区和第一漏极区之间的第一栅极区、位于源极区和第二漏极区之间的第二栅极区。
一种场效应晶体管器件及其控制方法

[发明专利]具有稳健的亚阈值操作的MOSFET晶体管-CN201780012917.5有效
发明人： X·吴;C·M·汤普森 -专利权人：德克萨斯仪器股份有限公司
申请日： 2017-03-06 - 公布日： 2023-09-05 - 主分类号： H01L27/088 文献下载
摘要：在具有形成在衬底上的晶体管区(106)的集成电路的所描述示例中，每个晶体管区(106)包括沟道区(116)和端子区(112,114)。沟道区(116)沿着横向尺度定位，并且其包括沿着纵向尺度的沟道边缘区。端子区(112,114)邻近沟道区(116)定位，并且其用第一导电类型的第一掺杂剂掺杂。每个晶体管区(106)可以包括边缘阻挡区，该边缘阻挡区沿着纵向尺度定位并且与沟道边缘区相邻。边缘阻挡区用与第一导电类型相反的第二导电类型的第二掺杂剂掺杂。沟道区(116)用掺杂剂掺杂并具有第一掺杂浓度。每个晶体管区(106)可以包括边缘恢复区(218)，该边缘恢复区(218)与沟道边缘区重叠并且具有高于第一掺杂浓度的第二掺杂浓度。
具有稳健阈值操作 mosfet 晶体管