专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]半导体器件-CN202310319970.7在审
  • 名渊雄太;下村彰宏 - 瑞萨电子株式会社
  • 2023-03-29 - 2023-10-27 - H01L27/088
  • 本公开涉及一种半导体器件。公开了一种改进的具有超结结构的功率MOSFET。改进的功率MOSFET包括多个单位单元UC,并且多个单位单元UC中的每个单位单元UC包括柱状区域PC1、柱状区域PC2、在X方向上形成在柱状区域PC1和PC2之间的一对沟槽TR以及经由栅极绝缘膜(GI)而形成在一对沟槽TR中的一对栅极电极GE。在平面图中,一对沟槽TR和一对栅极电极GE在Y方向上延伸。多个柱状区域PC1被形成为沿着Y方向彼此间隔开,并且柱状区域PC1在Y方向上的宽度(L1)比柱状区域PC1在X方向上的宽度(L2)更宽。
  • 半导体器件
  • [发明专利]多堆叠半导体器件和制造其的方法-CN202310454111.9在审
  • 白在职;洪炳鹤;黄寅灿;徐康一 - 三星电子株式会社
  • 2023-04-25 - 2023-10-27 - H01L27/088
  • 提供了一种多堆叠半导体器件和制造其的方法。该多堆叠半导体器件包括:衬底;下纳米片晶体管,包括下沟道结构、围绕下沟道结构并包括栅极电介质层的下栅极结构、在下沟道结构两端的下源极/漏极区、以及将下源极/漏极区与下栅极结构隔离的至少一个下内部间隔物;在下纳米片晶体管上的上纳米片晶体管,包括上沟道结构、围绕上沟道结构并包括栅极电介质层的上栅极结构、在上沟道结构两端的上源极/漏极区、以及将上源极/漏极区与上栅极结构隔离的至少一个上内部间隔物;以及在下沟道结构和上沟道结构之间的隔离结构,其中包括与形成下内部间隔物或上内部间隔物的材料相同的材料的间隔物结构形成在隔离结构侧面。
  • 堆叠半导体器件制造方法
  • [发明专利]半导体结构及其形成方法-CN202210366213.0在审
  • 金吉松 - 中芯国际集成电路制造(深圳)有限公司;中芯国际集成电路制造(上海)有限公司
  • 2022-04-08 - 2023-10-24 - H01L27/088
  • 一种半导体结构及其形成方法,方法包括:提供基底,包括相背的正面和背面,基底包括多个器件单元区,基底正面的器件单元区上形成有晶体管,晶体管包括位于基底正面的有源区、位于有源区上的栅极结构、位于栅极结构两侧的有源区内的源漏掺杂区、位于栅极结构侧部且覆盖源漏掺杂区的层间介质层以及位于层间介质层中的源漏互连层,源漏互连层与源漏掺杂区相接触;形成贯穿背面的相邻器件单元区之间基底的掩埋沟槽、以及贯穿掩埋沟槽下方的层间介质层的通孔,通孔暴露出源漏互连层;对掩埋沟槽和通孔进行填充,形成位于掩埋沟槽内的掩埋电源轨、以及位于通孔内的导电插塞,导电插塞与源漏互连层相接触。本发明提高工艺兼容性,优化半导体结构的性能。
  • 半导体结构及其形成方法
  • [发明专利]半导体结构及其形成方法-CN201910153800.X有效
  • 王楠 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
  • 2019-02-28 - 2023-10-24 - H01L27/088
  • 一种半导体结构及形成方法,结构包括:衬底,衬底包括第一区域、第二区域和第三区域,第一区域和第二区域位于第三区域两侧且与第三区域相邻,第一区域上有第一鳍部,第二区域上有第二鳍部,第三区域上有第三鳍部,第一鳍部、第二鳍部和第三鳍部相互平行,衬底上有隔离层,隔离层还位于第一鳍部部分侧壁表面、第二鳍部部分侧壁表面及第三鳍部部分侧壁表面,且隔离层表面低于第一鳍部、第二鳍部和第三鳍部的顶部表面;位于第一鳍部上的第一外延层;位于第二鳍部上的第二外延层;位于第三鳍部上的第三外延层,第三外延层的两侧与第一外延层和第二外延层相接触;位于第一外延层、第二外延层和第三外延层上的导电结构。所述半导体结构性能较好。
  • 半导体结构及其形成方法
  • [发明专利]可控硅芯片、可控硅芯片的制造方法及电子设备-CN202310854603.7在审
  • 邵长海;孙传帮 - 吉林华微电子股份有限公司
  • 2023-07-12 - 2023-10-20 - H01L27/08
  • 本申请提供一种可控硅芯片、可控硅芯片的制造方法及电子设备,涉及半导体芯片技术领域。可控硅芯片包括:形成于硅片上的有源区及隔离区。硅片包括第一表面及第二表面。有源区包括基于所述第一表面形成的P‑掺杂区和N+掺杂区。在平行于硅片的方向上,隔离区至少部分地围绕有源区;在硅片的厚度方向上,隔离区包括从第一表面扩散形成的第一隔离部和从第二表面扩散形成的第二隔离部,第一隔离部与第二隔离部接触,第一隔离部的结深深度小于第二隔离部的结深深度。在上述结构中,第一隔离部的结深深度小于第二隔离部的结深深度,因此,第一隔离部的横向尺寸减小,隔离区在硅片的第一表面的宽度减小,导致芯片的有效面积增加。
  • 可控硅芯片制造方法电子设备
  • [发明专利]半导体器件-CN202310306078.5在审
  • 李斗铉;申宪宗;金善培;朴珍煐;朴贤镐;刘智旼;张在兰 - 三星电子株式会社
  • 2023-03-24 - 2023-10-20 - H01L27/088
  • 一种半导体器件包括:衬底;有源区,在衬底上沿第一水平方向延伸,并且包括在垂直于第一水平方向的第二水平方向上彼此间隔开的第一有源区和第二有源区、以及在第二水平方向上彼此间隔开的第三有源区和第四有源区;分别在第一至第四有源区上的第一至第四源/漏区;分别连接到第一至第四源/漏区的第一至第四接触插塞;第一隔离绝缘图案,设置在第一接触插塞和第二接触插塞之间;以及第二隔离绝缘图案,设置在第三接触插塞和第四接触插塞之间,其中,在竖直方向上,第一隔离绝缘图案的第一长度小于第二隔离绝缘图案的第二长度。
  • 半导体器件
  • [发明专利]半导体装置-CN202310400077.7在审
  • 闵宣基 - 三星电子株式会社
  • 2023-04-14 - 2023-10-20 - H01L27/088
  • 一种半导体装置包括:有源图案,其在衬底上在平行于衬底的上表面的第一方向上延伸;栅极结构,其在有源图案上在与第一方向交叉的第二方向上延伸;源极/漏极区域,其设置在有源图案上的与栅极结构相邻的区域中;层间绝缘层,其覆盖栅极结构和源极/漏极区域;以及接触结构,其穿透层间绝缘层并接触源极/漏极区域。接触结构可包括接触插塞、围绕接触插塞的侧壁的绝缘衬垫、以及设置在绝缘衬垫和接触插塞之间并且设置在接触插塞的底表面上的导电屏障层。导电屏障层可具有从绝缘衬垫的下端向下延伸的屏障延伸部分。
  • 半导体装置
  • [发明专利]半导体器件及其制备方法-CN202310933965.5在审
  • 孟令款;张志勇;彭练矛 - 北京元芯碳基集成电路研究院
  • 2023-07-27 - 2023-10-20 - H01L27/088
  • 本发明涉及一种半导体器件及其制备方法,属于半导体技术领域,该器件包括:衬底,在衬底上具有沟道层、栅极结构以及位于所述栅极结构两侧的源极和漏极,所述栅极结构包括栅介质层和栅极,所述栅介质层同时覆盖于栅极结构以外的沟道层表面,且不覆盖于所述源极和所述漏极,覆盖于栅极结构以外的沟道层表面的栅介质层的厚度小于所述栅极结构下方栅介质层的厚度;在所述栅极结构和所述栅介质层上覆盖有介质阻挡层;所述源极和所述漏极包括源漏金属接触层和/或金属刻蚀阻挡层。本发明提供器件及其制备方法,可有效避免在形成源漏金属接触材料时,在栅极侧墙表面上沉积多余的金属;同时能够降低对源漏接触区的刻蚀损伤。
  • 半导体器件及其制备方法
  • [发明专利]半导体结构及其形成方法-CN202010146850.8有效
  • 周飞 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
  • 2020-03-05 - 2023-10-20 - H01L27/088
  • 一种半导体结构及其形成方法,其中结构包括:基底,所述基底包括第一区、以及与所述第一区相邻的第二区,所述第一区包围所述第二区;位于所述第一区表面的第一掺杂层,所述第一掺杂层内掺杂有第一导电类型离子,且所述第一导电类型离子具有第一浓度;位于所述第二区表面的第二掺杂层,所述第二掺杂层内掺杂有第一导电类型离子,所述第一导电类型离子具有第二浓度,且所述第二浓度小于所述第一浓度;位于所述第二掺杂层表面的第一沟道柱,所述第一沟道柱内掺杂有第二导电类型离子,且所述第二导电类型离子的导电类型和所述第一导电类型离子的导电类型相反。所述半导体结构的性能较好。
  • 半导体结构及其形成方法
  • [发明专利]多堆叠半导体器件-CN202310377089.2在审
  • 权旭炫;洪炳鹤;朴修永;徐康一 - 三星电子株式会社
  • 2023-04-07 - 2023-10-17 - H01L27/088
  • 本发明提供一种多堆叠半导体器件,该多堆叠半导体器件包括:衬底;下部场效应晶体管,包括下部沟道结构、围绕下部沟道结构的下部栅极结构、以及第一和第二源极/漏极区;以及在下部场效应晶体管上的上部场效应晶体管,包括上部沟道结构、围绕上部沟道结构的上部栅极结构、以及分别垂直位于第一和第二源极/漏极区上方的第三和第四源极/漏极区,其中第一源极/漏极区连接到正电压源和负电压源中的一个,第三源极/漏极区连接到正电压源和负电压源中的另一个,以及其中第二源极/漏极区的顶部和第四源极/漏极区的底部彼此连接。
  • 堆叠半导体器件

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