[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，半导体结构包括：衬底和凸立于子器件区的衬底上的凸起部；沟道结构层，位于凸起部上与凸起部间隔设置，包括一个或多个间隔设置的沟道层；介电墙，沿纵向位于相邻子器件区之间的衬底上，介电墙包括凸立衬底上的介电墙主部及沿纵向凸出介电墙主部的介电墙凸出部，介电墙凸出部与沟道层侧壁相接触；栅极结构，位于各个子器件区上，横跨沟道结构层的顶部且包围介电墙露出的沟道层；源漏掺杂层，位于栅极结构两侧凸起部上且与沟道结构层相接触。本发明实施例减小介电墙对源漏掺杂层向沟道层施加应力的影响，优化半导体结构的性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

为了扩大这些器件的可微缩性，目前提出了一种新的架构，称为Forksheet(叉型栅极晶体管)器件。与GAA晶体管或Nanosheet相比，Forksheet中，沟道由叉形栅极结构控制，并且在nFET和pFET器件之间引入“介电墙”，介电墙的设置使得标准单元内nFET和pFET器件之间的间距更小，从而Forksheet具有更佳的面积和性能的可微缩性。

但是，目前Forksheet的性能仍有待提高。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，减小介电墙对源漏掺杂层向沟道层施加应力的影响，优化了半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，包括分立的器件单元区，所述器件单元区包括多个沿纵向排列的子器件区；凸起部，凸立于所述子器件区的衬底上，所述凸起部沿横向延伸；沟道结构层，位于所述凸起部上且与所述凸起部间隔设置，所述沟道结构层包括一个或多个自下而上依次间隔设置的沟道层；介电墙，沿所述纵向位于相邻的子器件区之间的衬底上，所述介电墙包括凸立于衬底上的介电墙主部以及沿纵向凸出于所述介电墙主部的介电墙凸出部，所述介电墙凸出部与所述沟道层的侧壁相接触；栅极结构，位于各个子器件区上，横跨所述子器件区的沟道结构层的顶部且包围所述介电墙露出的沟道层；源漏掺杂层，位于所述栅极结构两侧的凸起部上且与所述沟道结构层相接触。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括提供衬底，包括分立的器件单元区，所述器件单元区包括多个沿纵向排列的子器件区，所述子器件区的衬底上形成有沿横向延伸且凸立的凸起部，所述凸起部上形成有叠层结构，所述叠层结构包括一个或多个堆叠的沟道叠层，沿所述纵向所述叠层结构之间形成有初始介电墙，与所述叠层结构相接触；在所述衬底上形成横跨所述叠层结构和初始介电墙的伪栅结构；在所述伪栅结构两侧的叠层结构中形成源漏掺杂层；去除所述伪栅结构，形成栅极开口，暴露出所述叠层结构；去除所述沟道叠层中的牺牲层，形成通槽，所述通槽由所述凸起部和与所述凸起部相邻的沟道层及初始介电墙围成，或者，所述通槽由相邻的沟道层与所述初始介电墙围成；所述通槽与所述栅极开口相连通；对所述初始介电墙进行各向同性的刻蚀处理，形成介电墙，所述介电墙包括凸立于所述衬底上的介电墙主部、以及沿纵向凸出于所述介电墙主部的介电墙凸出部，所述介电墙凸出部与所述沟道层的侧壁相接触；在形成所述介电墙后，在各个所述子器件区的所述栅极开口和通槽内形成栅极结构。