[发明专利]一种半导体结构及其制作方法

说明书

本发明提供一种半导体结构及其制作方法，该方法包括以下步骤：形成绝缘结构于衬底中；形成堆叠结构于衬底上；形成第一导电接触结构，其底面与衬底接触，其在衬底上的垂直投影位于绝缘结构的外侧面所包围的区域内并与绝缘结构的外侧面间隔预设距离；从衬底背面形成第二导电接触结构，其往衬底正面方向延伸，并与第一导电接触结构的底面接触，其在衬底上的垂直投影位于绝缘结构的外侧面所包围的区域内并与绝缘结构的外侧面间隔预设距离。本发明先在衬底中形成绝缘结构，再形成堆叠结构与第一、第二导电接触结构。本发明不增加额外工艺，绝缘材料填充成本较低，隔离宽度可以自由调控，极大改善了器件输入/输出电容，同时不影响工艺窗口。

技术领域

本发明属于半导体集成电路技术领域，涉及一种半导体结构及其制作方法。

背景技术

缺少选择性外延硅-氧化硅-氮化硅-氧化硅(SONO Less)结构可以避免3D Nand由于层数增加带来的SONO刻蚀的挑战。背面引出(Backside Pick Up)可以避免阵列公共源极(ACS)中填充导电材料，避免字线-阵列公共源极之间的漏电流，同时可以去除阵列公共源极引出区域，增加存储区的密度，降低成本。SONO Less结合背面引出架构可以极大的降低高层数3D Nand产品的工艺挑战。

背面顶层金属(Backside Top Metal，简称BTM)焊盘下方与阵列芯片硅之间通过背面深槽隔离(Backside Deep Trench Insulation，简称BDTI)隔开可以显著改善输入/输出电容(Input/Output Capacitance，简称CIO)。

传统方法在穿硅接触(TSC)刻蚀的同时形成BDTI的沟槽，采用TSC侧墙的氧化物将BDTI的沟槽填满作为隔离，该方法成本较高(TSC侧墙氧化物为原子层沉积工艺)，且沉积太厚会影响TSC工艺窗口。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中衬底背面接触结构与存储阵列区域的绝缘成本高、工艺难度大的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：

提供一衬底，形成绝缘结构于所述衬底中，所述绝缘结构自所述衬底顶面起始，并往所述衬底底面方向延伸，但未贯穿所述衬底；

形成堆叠结构于所述衬底上，所述堆叠结构包括在垂直方向上交替堆叠的绝缘层与导电层，所述堆叠结构在所述衬底上的垂直投影位于所述绝缘结构外；

形成第一导电接触结构，所述第一导电接触结构的顶面高于所述衬底的顶面，所述第一导电接触结构的底面与所述衬底接触，所述第一导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离；

从所述衬底背面形成第二导电接触结构，所述第二导电接触结构往所述衬底正面方向延伸，并与所述第一导电接触结构的底面接触，所述第二导电接触结构在所述衬底上的垂直投影位于所述绝缘结构的外侧面所包围的区域内并与所述绝缘结构的外侧面间隔预设距离。

可选地，所述绝缘结构的横截面呈环状，所述第一导电接触结构的底面高于所述绝缘结构的底面。

可选地，所述绝缘结构的横截面呈圆环、椭圆形环或多边形环。

可选地，所述第一导电接触结构的横截面积小于所述衬底被所述绝缘结构围绕的区域的横截面积。

可选地，所述第二导电接触结构的外侧面至少有一部分与所述绝缘结构接触；或者所述第二导电接触结构在所述衬底上的垂直投影小于所述衬底被所述绝缘结构围绕的区域的横截面积，且所述第二导电接触结构不与所述绝缘结构接触。

可选地，所述绝缘结构的横截面呈块状，所述第一导电接触结构在垂直方向上贯穿所述绝缘结构。